公开(公告)号：WO2016196160A1

公开(公告)日：2016-12-08

申请号：PCT/US2016/034240

申请日：2016-05-26

申请人： ANALOG DEVICES, INC.

发明人： DELIWALA, Shrenik ,  FIORENZA, James ,  JIN, Donghyun

IPC分类号： H01L21/02 ,  H01L29/32

CPC分类号： H01L29/155 ,  H01L21/02381 ,  H01L21/02458 ,  H01L21/02507 ,  H01L21/0254 ,  H01L21/02686 ,  H01L21/3221 ,  H01L21/324 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/7787

摘要： A method cold-melts a high conductivity region between a high-resistivity silicon substrate and a gallium-nitride layer to form a trap rich region that substantially immobilizes charge carriers in that region. Such a process should substantially mitigate the parasitic impact of that region on circuits formed at least in part by the gallium-nitride layer.

摘要翻译： 一种方法在高电阻率硅衬底和氮化镓层之间冷熔融高导电率区域，以形成基本上固定该区域中的电荷载流子的富集区。 这种过程应该基本上减轻该区域对至少部分由氮化镓层形成的电路的寄生冲击。

公开(公告)号：WO2016187042A1

公开(公告)日：2016-11-24

申请号：PCT/US2016/032461

申请日：2016-05-13

申请人： ATOMERA INCORPORATED

发明人： MEARS, Robert J. ,  TAKEUCHI, Hideki

IPC分类号： H01L29/78 ,  H01L29/10 ,  H01L29/15

CPC分类号： H01L29/157 ,  H01L21/823412 ,  H01L21/823493 ,  H01L21/823807 ,  H01L21/823892 ,  H01L27/088 ,  H01L27/092 ,  H01L27/0922 ,  H01L29/0638 ,  H01L29/1045 ,  H01L29/105 ,  H01L29/1054 ,  H01L29/1083 ,  H01L29/152 ,  H01L29/155 ,  H01L29/158 ,  H01L29/42384 ,  H01L29/66537 ,  H01L29/7833

摘要： A semiconductor device may include a semiconductor substrate, and a plurality of field effect transistors (FETs) on the semiconductor substrate. Each FET may include a gate, spaced apart source and drain regions on opposite sides of the gate, upper and lower vertically stacked superlattice layers and a bulk semiconductor layer therebetween between the source and drain regions, and a halo implant having a peak concentration vertically confined in the bulk semiconductor layer between the upper and lower superlattices.

摘要翻译： 半导体器件可以包括半导体衬底和半导体衬底上的多个场效应晶体管（FET）。 每个FET可以包括在栅极的相对侧上的栅极，间隔开的源极和漏极区域，上部和下部垂直堆叠的超晶格层以及源极和漏极区域之间的体半导体层，以及具有垂直限制的峰值浓度的晕轮植入物 在上部和下部超晶格之间的体半导体层中。

公开(公告)号：WO2015147851A1

公开(公告)日：2015-10-01

申请号：PCT/US2014/032129

申请日：2014-03-28

申请人： INTEL CORPORATION

发明人： LE, Van H. ,  CHU-KUNG, Benjamin ,  KAVALIEROS, Jack T. ,  PILLARISETTY, Ravi ,  RACHMADY, Willy ,  KENNEL, Harold W.

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L21/20

CPC分类号： H01L29/78696 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02461 ,  H01L21/02463 ,  H01L21/02466 ,  H01L21/02505 ,  H01L21/02532 ,  H01L21/02543 ,  H01L21/02546 ,  H01L29/0673 ,  H01L29/1054 ,  H01L29/1079 ,  H01L29/155 ,  H01L29/165 ,  H01L29/42364 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66742 ,  H01L29/66772 ,  H01L29/775 ,  H01L29/7849 ,  H01L29/78603 ,  H01L29/78618 ,  H01L29/78684

摘要： An embodiment includes a device comprising: a first epitaxial layer, coupled to a substrate, having a first lattice constant; a second epitaxial layer, on the first layer, having a second lattice constant; a third epitaxial layer, contacting an upper surface of the second layer, having a third lattice constant unequal to the second lattice constant; and an epitaxial device layer, on the third layer, including a channel region; wherein (a) the first layer is relaxed and includes defects, (b) the second layer is compressive strained and the third layer is tensile strained, and (c) the first, second, third, and device layers are all included in a trench. Other embodiments are described herein.

摘要翻译： 一个实施例包括一种装置，包括：第一外延层，其耦合到具有第一晶格常数的衬底; 第二外延层，在第一层上，具有第二晶格常数; 第三外延层，与第二层的上表面接触，具有不等于第二晶格常数的第三晶格常数; 以及在所述第三层上的包括沟道区的外延器件层; 其中（a）第一层被松弛并且包括缺陷，（b）第二层被压缩应变并且第三层被拉伸应变，并且（c）第一层，第二层，第三层以及器件层都包括在沟槽中 。 本文描述了其它实施例。

公开(公告)号：WO2014108940A1

公开(公告)日：2014-07-17

申请号：PCT/JP2013/001344

申请日：2013-03-05

申请人： 国立大学法人東京工業大学

发明人： 宮本　恭幸 ,  金澤　徹 ,  柏野　壮志

IPC分类号： H01L21/336 ,  H01L29/78

CPC分类号： H01L29/155 ,  H01L29/0676 ,  H01L29/0895 ,  H01L29/1079 ,  H01L29/15 ,  H01L29/2003 ,  H01L29/41741 ,  H01L29/66462 ,  H01L29/66977

摘要： 　ソース・ドレイン電極間にチャネル領域１４および超格子領域１２を備えるＦＥＴ２が提供される。チャネル領域１４は、超格子領域１２の一面に接する領域に形成される。チャネル領域１４と隣接して、ドレイン領域１６、ドレイン電極１８が順に形成される。超格子領域１２の周囲には、不純物が拡散された不純物ドーピング領域１０が形成される。

摘要翻译： 提供了具有设置在源电极和漏电极之间的沟道区（14）和超晶格区（12）的FET（2）。 沟道区域（14）形成在与超晶格区域（12）的一个表面接触的区域中。 漏极区域（16）和漏电极（18）以与沟道区域（14）相邻的顺序形成。 在超晶格区域（12）周围形成有杂质扩散区域（10）。

公开(公告)号：WO2013161478A1

公开(公告)日：2013-10-31

申请号：PCT/JP2013/058598

申请日：2013-03-25

申请人： 次世代パワーデバイス技術研究組合

发明人： 池田　成明

IPC分类号： H01L29/47 ,  H01L21/20 ,  H01L21/336 ,  H01L21/338 ,  H01L29/778 ,  H01L29/78 ,  H01L29/812 ,  H01L29/861 ,  H01L29/868 ,  H01L29/872

CPC分类号： H01L29/7783 ,  H01L21/02381 ,  H01L21/02458 ,  H01L21/02507 ,  H01L21/0254 ,  H01L21/0262 ,  H01L23/3732 ,  H01L29/155 ,  H01L29/1602 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/267 ,  H01L29/7787 ,  H01L29/861 ,  H01L2924/0002 ,  H01L2924/00

摘要： 　本発明は、動作時の耐圧が大きく、信頼性が高い窒化物系半導体素子である。すなわち、窒化物系半導体素子は、基板のカソード電極とアノード電極との間の領域に対応する領域を部分的に除去し、除去した部分に熱伝導率が高いｐ型半導体を埋め込んでいる。ｐ型半導体は、ダイヤモンドや、ＷＢＧ酸化物半導体を用いる。より効果的には、ｐ型半導体は、ＧａＮと同程度のバンドギャップ(ΔＥｇ＝３～４ｅＶ）以上とすることが好ましい。

摘要翻译： 本发明是一种高度可靠的氮化物半导体元件，其在工作时具有高的耐受电压。 氮化物半导体元件具有从其部分地去除的基板区域，所述区域对应于阴极电极和阳极电极之间的区域，并且氮化物半导体元件具有嵌入在去除区域中的p型半导体，所述p型半导体具有 高导热性。 金刚石和WBG氧化物半导体被用作p型半导体。 p型半导体优选具有等于或大于GaN的带隙（ΔEg= 3〜4eV）以更有效。

公开(公告)号：WO2013147274A1

公开(公告)日：2013-10-03

申请号：PCT/JP2013/059775

申请日：2013-03-29

申请人： 富士電機株式会社

发明人： 宮崎　正行 ,  吉村　尚 ,  瀧下　博 ,  栗林　秀直

IPC分类号： H01L21/336 ,  H01L21/265 ,  H01L21/329 ,  H01L29/739 ,  H01L29/78 ,  H01L29/868

CPC分类号： H01L29/0638 ,  H01L21/263 ,  H01L21/265 ,  H01L21/26506 ,  H01L21/324 ,  H01L29/1095 ,  H01L29/155 ,  H01L29/6609 ,  H01L29/66348 ,  H01L29/7395 ,  H01L29/7397 ,  H01L29/861

摘要： 　ｎ - ドリフト層となる半導体基板の内部には、裏面側の表面層にｐ + コレクタ層が設けられ、裏面側のｐ + コレクタ層よりも深い領域に複数のｎ + 層からなるｎ + フィールドストップ層が設けられる。半導体基板のおもて面におもて面素子構造を形成した後、半導体基板の裏面に、ｎ + フィールドストップ層を形成する深さに対応した加速電圧でプロトン照射を行う（ステップＳ５）。次に、第１アニールによってプロトン照射に対応したアニール温度でプロトンをドナー化し、フィールドストップ層を形成する（ステップＳ６）。複数回のプロトン照射の条件に適合したアニール条件を用いてアニールすることにより、各プロトン照射により形成された各結晶欠陥を回復させて高いキャリア濃度の領域を複数形成することができる。また、漏れ電流増加等の電気特性不良を改善することができる。

摘要翻译： 在用作n漂移层的半导体衬底内，在背面侧的表面层上设置p +集电极层，在比n +层深的区域设置包含多个n +层的n +场停止层 后表面侧p +集电体层。 在半导体衬底的前表面上形成前表面元件结构，然后在半导体衬底的后表面上以与形成n +场停止层的深度相对应的加速电压进行质子辐射 （步骤S5）。 接下来，通过在对应于质子辐射的退火温度下进行第一退火来提供质子（步骤S6）。 通过使用已经适应于重复质子辐射的条件的退火条件进行退火，可以回收由每个重复的质子辐射形成的每个晶体缺陷，从而能够形成具有高载流子浓度的多个区域。 此外，可以改善诸如电流泄漏增加之类的差的电特性。

公开(公告)号：WO2013140220A1

公开(公告)日：2013-09-26

申请号：PCT/IB2013/000380

申请日：2013-03-14

申请人： TOYOTA JIDOSHA KABUSHIKI KAISHA ,  TOYOTA SCHOOL FOUNDATION ,  KUSHIDA, Tomoyoshi ,  SAKAKI, Hiroyuki ,  OHMORI, Masato

发明人： KUSHIDA, Tomoyoshi ,  SAKAKI, Hiroyuki ,  OHMORI, Masato

IPC分类号： H01L29/92 ,  H01L29/15 ,  H01L29/20 ,  B82Y10/00

CPC分类号： H01L29/92 ,  B82Y10/00 ,  H01L29/155 ,  H01L29/20 ,  H01L29/2003

摘要： A semiconductor apparatus (10) includes: a layered structure (100) that includes double junction structures that have a first junction (151, 153) where a wide-bandgap layer (102, 104) and a narrow- bandgap layer (101, 103, 105) are layered on each other and a second junction (152, 154) where a narrow-bandgap layer (101, 103, 105) and a wide-bandgap layer (102, 104) are layered on each other, and electrode semiconductor layers (110, 120) are joined to each layer of the layered structure. Each double junction structure includes a pair of a first region (131, 133) that has negative fixed charge and a second region (132, 134) that has positive fixed charge. The first region is closer to the first junction than to a center of the wide- bandgap layer. The second region is closer to the second junction than to the center of the wide-bandgap layer. A 2DEG or a 2DHG is formed at each junction. The semiconductor apparatus functions as an electric energy storage device such as a capacitor.

摘要翻译： 半导体装置（10）包括：层状结构（100），其包括具有第一结（151,153）的双结结构，其中宽带隙层（102,104）和窄带隙层（101,103 ，105）彼此层叠，并且窄带隙层（101,103,105）和宽带隙层（102,104）彼此层叠的第二结（152,154）和电极半导体 层（110,120）连接到层状结构的每个层。 每个双结结构包括具有负固定电荷的一对第一区域（131,133）和具有正固定电荷的第二区域（132,134）。 第一区域比宽带隙层的中心更靠近第一结。 第二区域比宽带隙层的中心更靠近第二结点。 在每个连接处形成2DEG或2DHG。 半导体装置用作诸如电容器的电能存储装置。

公开(公告)号：WO2011136051A1

公开(公告)日：2011-11-03

申请号：PCT/JP2011/059403

申请日：2011-04-15

申请人： 日本碍子株式会社 ,  三好 実人 ,  角谷 茂明 ,  市村 幹也 ,  前原 宗太 ,  田中 光浩

发明人： 三好　実人 ,  角谷　茂明 ,  市村　幹也 ,  前原　宗太 ,  田中　光浩

IPC分类号： H01L29/06 ,  C30B29/38 ,  H01L21/205 ,  H01L21/338 ,  H01L29/15 ,  H01L29/778 ,  H01L29/812

CPC分类号： H01L29/155 ,  C30B25/183 ,  C30B29/403 ,  H01L21/02381 ,  H01L21/02458 ,  H01L21/02494 ,  H01L21/02507 ,  H01L21/02516 ,  H01L21/0254 ,  H01L21/02609 ,  H01L21/0262 ,  H01L29/045 ,  H01L29/1075 ,  H01L29/2003 ,  H01L29/7786 ,  H01L29/872

摘要： 　シリコン基板を下地基板とし、クラックフリーでありかつ耐電圧性の優れたエピタキシャル基板を提供する。（１１１）方位の単結晶シリコン下地基板の上に、基板面に対し（０００１）結晶面が略平行となるようにIII族窒化物層群を形成してなるエピタキシャル基板を、ＡｌＮからなる第１組成層とＡｌ x Ｇａ 1-x Ｎ（０≦ｘ＜１）からなる第２組成層とを交互に積層してなる組成変調層を複数備えるバッファ層と、バッファ層の上に形成された結晶層と、を備え、第１組成層と第２組成層の積層数をそれぞれｎとし、下地基板の側からｉ番目の第２組成層におけるｘの値をｘ（ｉ）とするときに、ｘ（１）≧ｘ（２）≧・・・≧ｘ（ｎ－１）≧ｘ（ｎ）かつ、ｘ（１）＞ｘ（ｎ）であり、それぞれの第２組成層が第１組成層に対してコヒーレントな状態であるように形成する。

摘要翻译： 公开了一种无硅外延基板，其使用硅基板作为基底基板并且具有优异的耐受电压。 具体公开的是通过在（111）单晶硅基底基板上形成一组III族氮化物层使得（0001）晶面大致平行于衬底表面而获得的外延衬底。 外延衬底包括：缓冲层，其包括多个组成调制层，其中由AlN形成的第一组成层和由Al x Ga 1-x N（其中0 = x <1）形成的第二组成层交替层叠; 以及形成在缓冲层上的晶体层。 当层叠的第一组合物层和第二组合物层的相应数目由n表示时，第i组合物层中的从基底的x的值由x（i）表示，x（1）= x （2）= ... = x（n-1）= x（n）和x（1）> x（n）。 第二组合物层与第一组合物层是相干的。

公开(公告)号：WO2011135963A1

公开(公告)日：2011-11-03

申请号：PCT/JP2011/057826

申请日：2011-03-29

申请人： 日本碍子株式会社 ,  三好 実人 ,  角谷 茂明 ,  市村 幹也 ,  前原 宗太 ,  田中 光浩

发明人： 三好　実人 ,  角谷　茂明 ,  市村　幹也 ,  前原　宗太 ,  田中　光浩

IPC分类号： H01L21/205 ,  C30B29/38 ,  H01L21/338 ,  H01L29/778 ,  H01L29/812

CPC分类号： H01L29/872 ,  C30B25/183 ,  C30B29/403 ,  H01L21/02381 ,  H01L21/02458 ,  H01L21/02494 ,  H01L21/02507 ,  H01L21/02516 ,  H01L21/0254 ,  H01L21/02609 ,  H01L21/0262 ,  H01L29/1075 ,  H01L29/155 ,  H01L29/2003 ,  H01L29/7786

摘要： 　シリコン基板を下地基板とし、クラックフリーでありかつ耐電圧性の優れたエピタキシャル基板を提供する。（１１１）方位の単結晶シリコンである下地基板の上に、下地基板の基板面に対し（０００１）結晶面が略平行となるようにIII族窒化物層群を形成してなるエピタキシャル基板を、ＡｌＮからなる第１組成層とＡｌ x Ｇａ 1-x Ｎ（０≦ｘ＜１）からなる第２組成層とを交互に積層してなる組成変調層を備えるバッファ層と、バッファ層の上に形成された結晶層と、を備え、第１組成層と第２組成層の積層数をそれぞれｎ（ｎは２以上の自然数）とし、下地基板の側からｉ番目の第２組成層におけるｘの値をｘ（ｉ）とするときに、ｘ（１）≧ｘ（２）≧・・・≧ｘ（ｎ－１）≧ｘ（ｎ）かつ、ｘ（１）＞ｘ（ｎ）をみたすように形成することで、下地基板から離れるほど大きな圧縮歪を内在するようにする。

摘要翻译： 提供了一种外延衬底，其包括作为基底衬底的硅衬底并且没有裂纹并且具有优异的耐电压。 外延衬底包括：具有（111）取向的单晶硅的基底; 和III族元素氮化物层，形成在基底基板上，使得（0001）晶面大致平行于基底基板的表面。 外延衬底包括缓冲层，该缓冲层包括组成调制层和形成在缓冲层上的晶体层，组成调制层通过交替地叠加由AlN构成的第一组成层和由Al x Ga 1-x N（0 = x（1）= x（n）和x（1）> x（n），其中n（1）= x（1） n是2以上的自然数）表示叠加的第一组成层的数量和叠加的第二组成层的数量，以及从第一第二组成层的基底侧的x的值由x表示 （一世）。 因此，组成调制层在其中具有压缩应变，使得离基底基板越远，压缩应变越大。

公开(公告)号：WO2011090583A3

公开(公告)日：2011-10-13

申请号：PCT/US2010059620

申请日：2010-12-09

申请人： INTEL CORP ,  PILLARISETTY RAVI ,  JIN BEEN-YIH ,  CHU-KUNG BENJAMIN ,  METZ MATTHEW V ,  KAVALIEROS JACK T ,  RADOSAVLJEVIC MARKO ,  KOTLYAR ROZA ,  RACHMADY WILLY ,  MUKHERJEE NILOY ,  DEWEY GILBERT ,  CHAU ROBERT

发明人： PILLARISETTY RAVI ,  JIN BEEN-YIH ,  CHU-KUNG BENJAMIN ,  METZ MATTHEW V ,  KAVALIEROS JACK T ,  RADOSAVLJEVIC MARKO ,  KOTLYAR ROZA ,  RACHMADY WILLY ,  MUKHERJEE NILOY ,  DEWEY GILBERT ,  CHAU ROBERT

IPC分类号： H01L29/772 ,  H01L21/335

CPC分类号： H01L27/092 ,  H01L21/02532 ,  H01L21/02546 ,  H01L21/283 ,  H01L27/088 ,  H01L29/0653 ,  H01L29/155 ,  H01L29/165 ,  H01L29/267 ,  H01L29/517 ,  H01L29/66431 ,  H01L29/66522 ,  H01L29/66553 ,  H01L29/775 ,  H01L29/7782

摘要： A quantum well transistor has a germanium quantum well channel region. A silicon-containing etch stop layer provides easy placement of a gate dielectric close to the channel. A group III-V barrier layer adds strain to the channel. Graded silicon germanium layers above and below the channel region improve performance. Multiple gate dielectric materials allow use of a high-k value gate dielectric.

摘要翻译： 量子阱晶体管具有锗量子阱沟道区域。 含硅蚀刻停止层提供了靠近通道的栅电介质的容易放置。 III-V族阻挡层增加了通道的应变。 通道区域上方和下方的分级硅锗层提高性能。 多栅极电介质材料允许使用高k值栅极电介质。