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    半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法
    1.
    发明申请
    半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法 审中-公开
    制造半导体器件的方法和生产动态阈值晶体管的方法

    公开(公告)号：WO2011064891A1

    公开(公告)日：2011-06-03

    申请号：PCT/JP2009/070132

    申请日：2009-11-30

    Applicant: 富士通セミコンダクター株式会社 ,  福田 真大 ,  吉田 英司 ,  島宗 洋介

    Inventor： 福田　真大 ,  吉田　英司 ,  島宗　洋介

    IPC: H01L29/78 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/786

    CPC classification number: H01L29/66477 ,  H01L21/76232 ,  H01L21/76283 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L27/1207 ,  H01L29/0653 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66636 ,  H01L29/783 ,  H01L29/7848

    Abstract: 　半導体装置の製造方法は、シリコン基板を、チャネル領域が形成されるシリコン基板部分を残してエッチングすることにより、前記基板部分の第１および第２の側に第１および第２のトレンチをそれぞれ形成する工程と、前記第１および第２のトレンチを、シリコンに対しエッチング選択性を有する半導体層とシリコン層とを順次エピタキシャルに成長することにより、それぞれ充填する工程と、前記シリコンに対しエッチング選択性を有する半導体層を、前記シリコン層および前記シリコン基板に対し選択的エッチングにより除去し、前記基板部分の前記第１および第２の側において、前記シリコン層の下にボイドを形成する工程と、前記ボイドを少なくとも部分的に、埋込絶縁膜により充填する工程と、前記シリコン基板部分上にゲート絶縁膜を介してゲート電極を形成する工程と、前記シリコン基板部分の前記第１の側において前記シリコン層中にソース領域を、前記シリコン基板部分の前記第２の側において前記シリコン層中にドレイン領域を形成する工程と、を含む。

    Abstract translation: 一种制造半导体器件的方法，包括：蚀刻硅衬底以留下要形成沟道区的硅衬底部分的步骤，从而在衬底的第一和第二侧上形成第一和第二沟槽 部分; 通过顺序地外延生长具有相对于硅的蚀刻选择性的半导体层和硅层来填充第一和第二沟槽的步骤; 通过选择性地蚀刻硅层和硅衬底，以及在衬底部分的第一和第二侧在硅层的下面形成空隙，去除具有相对于硅的蚀刻选择性的半导体层的步骤; 用掩埋绝缘膜至少部分填充空隙的步骤; 通过栅极绝缘层在硅衬底部分上形成栅电极的步骤; 以及在硅衬底部分的第一侧在硅层中形成源区的步骤，以及在硅衬底部的第二侧的硅层中形成漏区。

    MISFET
    2.
    发明申请
    MISFET 审中-公开

    公开(公告)号：WO2004107383A1

    公开(公告)日：2004-12-09

    申请号：PCT/JP2004/000123

    申请日：2004-01-09

    Applicant: 松下電器産業株式会社 ,  井上 彰 ,  髙木 剛 ,  浅井 明 ,  空田 晴之

    Inventor： 井上 彰 ,  髙木 剛 ,  浅井 明 ,  空田 晴之

    IPC: H01J29/78

    CPC classification number: H01L21/28123 ,  H01L29/1054 ,  H01L29/1087 ,  H01L29/4238 ,  H01L29/66651 ,  H01L29/783

    Abstract: 本発明のＭＩＳＦＥＴは、半導体層（１０等）を有する基板（１）と、前記半導体層に形成された活性領域（３）と、前記活性領域の上に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されたゲート（８）と、ソース領域（２２）及びドレイン領域（２３）とを備え、前記活性領域（３）は、平面視において、本体部（２１ｇ）と該本体部の外周から突出する凸部（２１ｃ、２１ｄ）とを有するように形成され、前記ゲート（８）は、平面視において、前記活性領域の本体部と交差し、前記凸部の外周と前記本体部の外周とにより形成される一対のコーナ部（３０５，３０６：３１１，３１２）を覆い、かつ前記ゲートの外周から前記凸部の一部（２１ｃ'、２１ｃ'）が突出するように形成され、前記ソース領域（２２）及びドレイン領域（２３）は、前記活性領域の本体部の平面視において前記ゲート（８）の両側に位置する部分にそれぞれ形成されている。

    Abstract translation: MISFET包括具有半导体层（10 ...）的基板（1），形成在半导体层中的有源区（3），形成在有源区上的栅极绝缘膜（7），栅极（8） 形成在栅极绝缘膜上，源极区（22）和漏极区（23）。 有源区域（3）具有从主体（21g）的周围从上方观察时突出的主体（21g）和突起（21c，21d）。 当从上方观察时，门（8）与活动区域的主体相交，并且覆盖由突起的外周和主体的周边形成的一对角部（305,306,311,312）。 突起（21c，21d）的部分（21c'，21d'）从门的外周突出。 源极和漏极区域（22,23）设置在从上方观察时有源区域的主体的栅极（8）的两侧。

    電界効果トランジスタ及びその製造方法、相補型電界効果トランジスタ
    3.
    发明申请
    電界効果トランジスタ及びその製造方法、相補型電界効果トランジスタ 审中-公开
    场效应晶体管及其制造方法和补充场效应晶体管

    公开(公告)号：WO2004070847A1

    公开(公告)日：2004-08-19

    申请号：PCT/JP2004/001321

    申请日：2004-02-09

    Applicant: 松下電器産業株式会社 ,  原 義博 ,  高木 剛

    Inventor： 原 義博 ,  高木 剛

    IPC: H01L29/78

    CPC classification number: H01L29/783 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823828 ,  H01L27/092

    Abstract: 　半導体基板の上に設けられた第１導電型の不純物を含むボディ領域を有する半導体層と、半導体層の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極と、半導体層のうち、ゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含むソース領域及びドレイン領域とを備え、ゲート電極とボディ領域とが電気的に短絡されている電界効果トランジスタであって、半導体層からソース領域及びドレイン領域を除いた領域のうち、ソース領域またはドレイン領域との接合部の少なくとも一部は、ボディ領域のうちソース領域及びドレイン領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含んでいる。

    Abstract translation: 场效应晶体管包括设置在半导体衬底上并具有包含第一导电类型的杂质的体区的半导体层，设置在半导体层上的栅极绝缘膜，设置在栅极绝缘膜上的栅电极以及源极和漏极 在栅电极下方对角设置半导体层并含有第二导电类型杂质的区域。 栅电极与身体区域电短路。 第一导电类型的杂质的浓度至少部分地连接到除了源极和漏极区域之外的源极或漏极区域的半导体层的接合部分比在体区域中的结合部分的浓度高， 源极和漏极区域。

    半導体装置
    4.
    发明申请
    半導体装置 审中-公开
    半导体器件及其制造方法

    公开(公告)号：WO2003098698A1

    公开(公告)日：2003-11-27

    申请号：PCT/JP2003/006173

    申请日：2003-05-19

    Applicant: 松下電器産業株式会社 ,  井上 彰 ,  浅井 明 ,  大西 照人 ,  空田 晴之 ,  原 義博 ,  高木 剛

    Inventor： 井上 彰 ,  浅井 明 ,  大西 照人 ,  空田 晴之 ,  原 義博 ,  高木 剛

    IPC: H01L29/78

    CPC classification number: H01L29/66772 ,  H01L21/76895 ,  H01L29/783 ,  H01L29/78615 ,  H01L29/78621

    Abstract: 本発明の半導体装置及びその製造方法は、半導体基板の所定領域(110)の上にゲート絶縁膜を形成し、ゲート絶縁膜の上にゲート電極(G)を形成し、所定領域(110)の平面視におけるゲート電極(G)の両側に位置する部分にそれぞれソース領域及びドレイン領域(2)を形成し、所定領域(110)のうちのソース領域及びドレイン領域(2)を除く領域からなるボディ領域(4)とゲート電極(G)とを電気的に接続するコンタクト(C1)を形成し、コンタクト(C1)のゲート電極(G)への接続部分を、平面視においてゲート電極(G)に交差するように形成する。

    Abstract translation: 一种半导体器件及其制造方法。 在半导体衬底的预定区域（110）上形成栅极绝缘膜。 栅电极（G）形成在栅绝缘膜上。 当从上方观察预定区域（110）的栅电极（G）时，源极区域和漏极区域（2）分别形成在两侧。 形成电连接由除了预定区域（110）的源极和漏极区域（2）之外的区域和栅极电极（G）构成的体区域（4）的触点（C1）。 当从上方观察时，触点（C1）与栅电极（G）的接合部与栅电极（G）交叉。

    SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE THEREOF
    5.
    发明申请
    SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE THEREOF 审中-公开
    半导体器件及其制造方法

    公开(公告)号：WO00001015A1

    公开(公告)日：2000-01-06

    申请号：PCT/JP1999/003483

    申请日：1999-06-29

    IPC: H01L21/336 ,  H01L21/84 ,  H01L29/78 ,  H01L29/786

    CPC classification number: H01L29/783 ,  H01L21/84 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78615 ,  H01L29/78618 ,  H01L29/78654

    Abstract: A semiconductor device comprises a semiconductor substrate, isolation regions formed in the semiconductor substrate, a semiconductor layer of a first conductivity type formed between the isolation regions, a gate oxide layer formed on an active region of the semiconductor layer of the first conductivity type, a gate electrode formed on the gate oxide layer, an insulating layer formed on the sidewall of the gate electrode, and a semiconductor layer of a second conductivity type for source/drain formed adjacent to the insulating layer on the sidewall of the gate electrode and intended to cover part of the isolation regions. The gate electrode and the semiconductor layer of the first conductivity type are connected electrically, the semiconductor layer of the second conductivity type is formed above the semiconductor layer of the first conductivity type, and the thickness of the semiconductor layer of the second conductivity type is such that it gradually increases as the layer extends from the isolation region toward the gate electrode.

    Abstract translation: 半导体器件包括半导体衬底，形成在半导体衬底中的隔离区，形成在隔离区之间的第一导电类型的半导体层，形成在第一导电类型的半导体层的有源区上的栅氧化层， 形成在栅极氧化物层上的栅电极，形成在栅电极的侧壁上的绝缘层和与栅电极的侧壁上的绝缘层相邻形成的用于源极/漏极的第二导电类型的半导体层， 覆盖隔离区域的一部分。 第一导电类型的栅电极和半导体层电连接，第二导电类型的半导体层形成在第一导电类型的半导体层上方，第二导电类型的半导体层的厚度为 随着层从隔离区朝向栅电极延伸，其逐渐增加。

    BURIED INVERTED GATE FIELD-EFFECT TRANSISTOR (BIGFET)
    7.
    发明申请
    BURIED INVERTED GATE FIELD-EFFECT TRANSISTOR (BIGFET) 审中-公开
    BERIED INVERTED GATE场效应晶体管（BIGFET）

    公开(公告)号：WO0197290A3

    公开(公告)日：2002-08-15

    申请号：PCT/US0140862

    申请日：2001-06-06

    Applicant: ADVANCED MICRO DEVICES INC

    Inventor： IACOPONI JOHN A ,  SPIKES THOMAS E JR

    IPC: H01L21/336 ,  H01L29/10 ,  H01L29/78 ,  H01L29/423

    CPC classification number: H01L29/66484 ,  H01L29/1083 ,  H01L29/66537 ,  H01L29/66553 ,  H01L29/66583 ,  H01L29/783 ,  H01L29/7832

    Abstract: A method is provided, the method comprising forming a masking layer (1110) above a substrate layer (105), forming an opening (1100, 2100) in the masking layer (1110), the opening (1100, 2100) defining a channel region (800, 2005, 2400) in the substrate layer (105), and forming a buried gate conductor (715, 2015, 2115) in the substrate layer (105) below the channel region (800, 2005, 2400), using the opening (1100, 2100) to self-align the buried gate conductor (715, 2015, 2115). The method also comprises forming source/drain regions (120S, 120D) adjacent the channel region (800, 2005, 2400).

    Abstract translation: 提供了一种方法，所述方法包括在衬底层（105）上形成掩模层（1110），在掩模层（1110）中形成开口（1100,2100），所述开口（1100,2100）限定通道区域 （800,2005,2400），并且在沟道区域（800,2005,2400）下方的衬底层（105）中形成掩埋栅极导体（715,215,215），使用开口 （1100,2100）以自动对准所述掩埋栅极导体（715，2015,2115）。 该方法还包括在沟道区域（800,2005,2400）附近形成源极/漏极区域（120S，120D）。

    BURIED INVERTED GATE FIELD-EFFECT TRANSISTOR (BIGFET)
    8.
    发明申请
    BURIED INVERTED GATE FIELD-EFFECT TRANSISTOR (BIGFET) 审中-公开
    BERIED INVERTED GATE场效应晶体管（BIGFET）

    公开(公告)号：WO01097290A2

    公开(公告)日：2001-12-20

    申请号：PCT/US2001/040862

    申请日：2001-06-06

    IPC: H01L21/336 ,  H01L29/10 ,  H01L29/78 ,  H01L29/00

    CPC classification number: H01L29/66484 ,  H01L29/1083 ,  H01L29/66537 ,  H01L29/66553 ,  H01L29/66583 ,  H01L29/783 ,  H01L29/7832

    Abstract: A method is provided, the method comprising forming a masking layer (1110) above a substrate layer (105), forming an opening (1100, 2100) in the masking layer (1110), the opening (1100, 2100) defining a channel region (800, 2005, 2400) in the substrate layer (105), and forming a buried gate conductor (715, 2015, 2115) in the substrate layer (105) below the channel region (800, 2005, 2400), using the opening (1100, 2100) to self-align the buried gate conductor (715, 2015, 2115). The method also comprises forming source/drain regions (120S, 120D) adjacent the channel region (800, 2005, 2400).

    Abstract translation: 提供了一种方法，所述方法包括在衬底层（105）上形成掩模层（1110），在掩模层（1110）中形成开口（1100,2100），所述开口（1100,2100）限定通道区域 （800,2005,2400），并且在沟道区域（800,2005,2400）下方的衬底层（105）中形成掩埋栅极导体（715,215,215），使用开口 （1100,2100）以自动对准所述掩埋栅极导体（715，2015,2115）。 该方法还包括在沟道区域（800,2005,2400）附近形成源极/漏极区域（120S，120D）。

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