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    A DRAM MEMORY DEVICE WITH MANUFACTURABLE CAPACITOR
    2.
    发明申请
    A DRAM MEMORY DEVICE WITH MANUFACTURABLE CAPACITOR 审中-公开
    具有可制造电容器的DRAM存储器件

    公开(公告)号：WO2015117222A1

    公开(公告)日：2015-08-13

    申请号：PCT/CA2015/000055

    申请日：2015-02-02

    申请人： CONVERSANT INTELLECTUAL PROPERTY MANAGEMENT INC.

    发明人： RHIE, Hyoung Seub

    IPC分类号： H01L27/108 ,  G11C11/34 ,  H01L29/40

    CPC分类号： H01L27/10855 ,  H01L27/108 ,  H01L27/10814 ,  H01L27/10817 ,  H01L27/10873 ,  H01L28/90 ,  H01L28/91

    摘要： A high capacitance embedded capacitor and associated fabrication processes are disclosed for fabricating a capacitor stack in a multi-layer stack to include a first capacitor plate conductor formed with a cylinder-shaped storage node electrode formed in the multi-layer stack, a capacitor dielectric layer surrounding the cylinder-shaped storage node electrode, and a second capacitor plate conductor formed from a conductive layer in the multi-layer stack that is sandwiched between a bottom and top dielectric layer, where the cylinder-shaped storage node electrode is surrounded by and extends through the conductive layer.

    摘要翻译： 公开了一种高电容嵌入式电容器和相关联的制造工艺，用于制造多层堆叠中的电容器堆叠，以包括形成有形成在多层堆叠中的圆柱形存储节点电极的第一电容器板导体，电容器介电层 围绕所述圆筒形存储节点电极的第二电容器板导体，以及由所述多层叠层中的导电层形成的第二电容器板导体，所述第二电容器板导体夹在底部和顶部电介质层之间，其中所述圆柱形存储节点电极被所述第一和第 通过导电层。

    INTEGRATED CIRCUIT HAVING MEMORY CELLS INCLUDING GATE MATERIAL HAVING HIGH WORK FUNCTION, AND METHOD OF MANUFACTURING THE SAME
    4.
    发明申请
    INTEGRATED CIRCUIT HAVING MEMORY CELLS INCLUDING GATE MATERIAL HAVING HIGH WORK FUNCTION, AND METHOD OF MANUFACTURING THE SAME 审中-公开
    具有包括具有高功能功能的盖材料的存储器电池的集成电路及其制造方法

    公开(公告)号：WO2009100054A1

    公开(公告)日：2009-08-13

    申请号：PCT/US2009/032938

    申请日：2009-02-03

    申请人： INNOVATIVE SILICON ISI SA ,  KOLDIAEV, Viktor

    发明人： KOLDIAEV, Viktor

    IPC分类号： H01L21/8242

    CPC分类号： H01L27/10802 ,  H01L21/84 ,  H01L27/108 ,  H01L27/10826 ,  H01L27/10873 ,  H01L27/10894 ,  H01L27/1203 ,  H01L29/7841 ,  H01L29/785

    摘要： An integrated circuit device having a memory section including plurality of memory cells, wherein each memory cell includes at least one n-channel transistor, wherein the gate of the at least one n-channel transistor of each memory cell includes one or more gate materials, disposed on or over the gate dielectric material. The device further includes a logic section including at least one n-channel transistor, wherein the gate of the n-channel transistor of the logic section may include a gate semiconductor material disposed on or over the gate dielectric material. The work functions of the gates of the n-channel transistors of such memory cells may be substantially similar or the same or greater than the work function of the gate of the n-channel transistor of the logic section and the gate may be comprise a mid-gap gate material with a work function of about 4.5 eV.

    摘要翻译： 一种具有包括多个存储单元的存储器部分的集成电路器件，其中每个存储器单元包括至少一个n沟道晶体管，其中每个存储单元的至少一个n沟道晶体管的栅极包括一个或多个栅极材料， 设置在栅极电介质材料上或上方。 该器件还包括一个包括至少一个n沟道晶体管的逻辑部分，其中逻辑部分的n沟道晶体管的栅极可以包括设置在栅极电介质材料上或栅极电介质材料上的栅极半导体材料。 这种存储器单元的n沟道晶体管的栅极的功函数可以与逻辑部分的n沟道晶体管的栅极的功函数基本相似或相同或相同，并且栅极可以包括中间 具有约4.5eV功函数的栅极栅极材料。

    高誘電体膜の形成方法および半導体装置の製造方法
    5.
    发明申请
    高誘電体膜の形成方法および半導体装置の製造方法 审中-公开
    形成高介电膜的方法及制造半导体器件的方法

    公开(公告)号：WO2008050708A1

    公开(公告)日：2008-05-02

    申请号：PCT/JP2007/070527

    申请日：2007-10-22

    申请人： 東京エレクトロン株式会社 ,  内田 博章 ,  高橋 毅

    发明人： 内田 博章 ,  高橋 毅

    IPC分类号： H01L21/316 ,  C23C16/56 ,  H01L21/8242 ,  H01L27/108 ,  H01L29/78

    CPC分类号： C23C16/405 ,  C23C16/42 ,  C23C16/56 ,  H01L21/2686 ,  H01L21/28194 ,  H01L21/3141 ,  H01L21/31641 ,  H01L21/31645 ,  H01L27/1085 ,  H01L27/10873 ,  H01L28/40 ,  H01L29/517 ,  H01L29/78

    摘要： 　高誘電体膜の形成方法は、基板上に有機金属原料を用いて３５０°C以下の温度でＡＬＤまたはＣＶＤにより高誘電体膜を成膜することと、低圧の酸素含有雰囲気で高誘電体膜に紫外線を照射して膜中の水素を脱離させることとを含む。また、半導体装置の製造方法は、半導体基板上に有機金属原料を用いて３５０°C以下の温度でＡＬＤまたはＣＶＤによりゲート絶縁膜として高誘電体膜を成膜することと、低圧の酸素含有雰囲気で高誘電体膜に紫外線を照射して膜中の水素を脱離させることと、　高誘電体膜の上にゲート電極を形成することとを含む。

    摘要翻译： 公开了一种形成高电介质膜的方法，其包括在不高于350℃的温度下通过ALD或CVD使用有机金属原料在基板上形成高电介质膜的步骤和用于消除氢的步骤 在高介电膜中，通过在低压下在含氧气氛中用紫外光照射膜。还公开了一种制造半导体器件的方法，其包括用于形成作为栅极绝缘膜的高介电膜的步骤 在不高于350℃的温度下通过ALD或CVD使用有机金属原料的半导体衬底，通过在低压下在含氧气氛中用紫外光照射该高电介质膜的步骤 以及在高电介质膜上形成栅电极的步骤。

    REDUCED LEAKAGE MEMORY CELLS
    6.
    发明申请
    REDUCED LEAKAGE MEMORY CELLS 审中-公开
    减少漏电记忆细胞

    公开(公告)号：WO2008036371A2

    公开(公告)日：2008-03-27

    申请号：PCT/US2007020403

    申请日：2007-09-20

    申请人： MICRON TECHNOLOGY INC ,  SANDHU GURTEJ S ,  MOULI CHANDRA

    发明人： SANDHU GURTEJ S ,  MOULI CHANDRA

    CPC分类号： H01L27/108 ,  B82Y10/00 ,  G11C11/24 ,  H01L27/10808 ,  H01L27/10844 ,  H01L27/10873 ,  H01L29/0665 ,  H01L29/0673 ,  H01L29/0676 ,  H01L29/42392 ,  H01L29/78642 ,  H01L51/057

    摘要： Methods and structures are described for reducing leakage currents in semiconductor memory storage cells. Vertically oriented nanorods may be used in the channel region of an access transistor. The nanorod diameter can be made small enough to cause an increase in the electronic band gap energy in the channel region of the access transistor, which may serve to limit channel leakage currents in its off-state. In various embodiments, the access transistor may be electrically coupled to a double-sided capacitor. Memory devices according to embodiments of the invention, and systems including such devices are also disclosed.

    摘要翻译： 描述了用于减少半导体存储器存储单元中的漏电流的方法和结构。 垂直取向的纳米棒可用于存取晶体管的沟道区。 纳米棒直径可以做得足够小以引起存取晶体管的沟道区域中的电子带隙能量的增加，这可以用于将沟道漏电流限制在其截止状态。 在各种实施例中，存取晶体管可以电耦合到双面电容器。 还公开了根据本发明的实施例的存储器件，以及包括这些器件的系统。

    SEMICONDUCTOR CONSTRUCTIONS
    10.
    发明申请
    SEMICONDUCTOR CONSTRUCTIONS 审中-公开
    半导体构造

    公开(公告)号：WO2004019384A2

    公开(公告)日：2004-03-04

    申请号：PCT/US2003/026906

    申请日：2003-08-25

    申请人： MICRON TECHNOLOGY, INC.

    发明人： LUAN, Tran, C.

    IPC分类号： H01L

    CPC分类号： H01L27/10894 ,  H01L21/28044 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823425 ,  H01L27/10873 ,  H01L27/10888 ,  H01L27/10891 ,  H01L29/1041 ,  H01L29/4916 ,  H01L29/66537 ,  H01L29/66553 ,  H01L29/66583 ,  H01L29/6659 ,  H01L29/78 ,  Y10S438/919 ,  Y10S438/975

    摘要： The invention includes a semiconductor construction having a pair of channel regions that have sub-regions doped with indium and surrounded by boron. A pair of transistor constructions are located over the channel regions and are separated by an isolation region. The transistors have gates that are wider than the underlying sub-regions. The invention also includes a semiconductor construction that has transistor constructions with insulative spacers along gate sidewalls. Each transistor construction is between a pair source/drain regions that extend beneath the spacers. A source/drain extension extends the source/drain region farther beneath the transistor constructions on only one side of each of the transistor constructions. The invention also includes methods of forming semiconductor constructions.

    摘要翻译： 本发明包括具有一对沟道区的半导体结构，所述沟道区具有被铟掺杂并被硼包围的子区。 一对晶体管结构位于沟道区上方并由隔离区隔开。 晶体管具有比下面的子区域更宽的栅极。 本发明还包括半导体结构，其具有在栅极侧壁处具有绝缘间隔物的晶体管结构。 每个晶体管结构位于在间隔物下方延伸的一对源/漏区之间。 源极/漏极扩展器在仅在晶体管结构中的每一个的一侧上的晶体管结构之下的源极/漏极区域延伸得更远。 本发明还包括形成半导体结构的方法。