公开(公告)号：WO2014071754A1

公开(公告)日：2014-05-15

申请号：PCT/CN2013/080537

申请日：2013-07-31

Applicant: 中国科学院微电子研究所

Inventor： 朱慧珑 ,  尹海洲 ,  骆志炯 ,  梁擎擎

IPC: H01L21/8232 ,  H01L29/78

CPC classification number: H01L29/7849 ,  H01L21/26506 ,  H01L21/266 ,  H01L21/324 ,  H01L29/0649 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66651 ,  H01L29/66772 ,  H01L29/78603

Abstract: 本发明提供了一种半导体结构的制造方法，该方法包括：提供SOI衬底，该SOI衬底从上至下包括基底层（130），BOX层（110）和SOI层（100）；在所述SOI衬底上形成伪栅堆叠以及伪栅堆叠两侧的注入屏蔽层；去除伪栅堆叠形成栅极凹陷（220）；d）通过所述栅极凹陷（220）对半导体结构进行应力引发离子的注入并进行退火，在栅极凹陷（220）正下方形成位于所述SOI衬底的BOX（110）层之下的应力引发区（150）。相应地，本发明还提供了一种根据上述方法形成的半导体结构。

公开(公告)号：WO2013085534A1

公开(公告)日：2013-06-13

申请号：PCT/US2011/064096

申请日：2011-12-09

Applicant: INTEL CORPORATION ,  LE, Van H. ,  CHU-KUNG, Benjamin ,  KENNEL, Harold Hal W. ,  RACHMADY, Willy ,  PILLARISETTY, Ravi ,  KAVALIEROS, Jack T.

Inventor： LE, Van H. ,  CHU-KUNG, Benjamin ,  KENNEL, Harold Hal W. ,  RACHMADY, Willy ,  PILLARISETTY, Ravi ,  KAVALIEROS, Jack T.

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0673 ,  H01L21/02532 ,  H01L21/283 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/1054 ,  H01L29/155 ,  H01L29/161 ,  H01L29/165 ,  H01L29/42392 ,  H01L29/66431 ,  H01L29/66477 ,  H01L29/66651 ,  H01L29/66795 ,  H01L29/78 ,  H01L29/7842 ,  H01L29/7849 ,  H01L29/785 ,  H01L29/7851 ,  H01L29/78681 ,  H01L29/78687 ,  H01L29/78696

Abstract: Transistor structures having channel regions comprising alternating layers of compressively and tensilely strained epitaxial materials are provided. The alternating epitaxial layers can form channel regions in single and multigate transistor structures. In alternate embodiments, one of the two alternating layers is selectively etched away to form nanoribbons or nanowires of the remaining material. The resulting strained nanoribbons or nanowires form the channel regions of transistor structures. Also provided are computing devices comprising transistors comprising channel regions comprised of alternating compressively and tensilely strained epitaxial layers and computing devices comprising transistors comprising channel regions comprised of strained nanoribbons or nanowires.

Abstract translation: 提供具有包括压缩和拉伸应变外延材料的交替层的沟道区的晶体管结构。 交替的外延层可以在单和多晶体管结构中形成沟道区。 在替代实施例中，两个交替层中的一个被选择性地蚀刻掉以形成剩余材料的纳米带或纳米线。 得到的应变纳米带或纳米线形成晶体管结构的沟道区。 还提供了包括晶体管的计算设备，所述晶体管包括由交替的压缩和拉伸应变外延层组成的沟道区，以及包括包含由应变纳米带或纳米线组成的沟道区的晶体管的计算器件。

公开(公告)号：WO2012174696A1

公开(公告)日：2012-12-27

申请号：PCT/CN2011/001994

申请日：2011-11-29

Applicant: 中国科学院微电子研究所 ,  王桂磊 ,  李春龙 ,  赵超

Inventor： 王桂磊 ,  李春龙 ,  赵超

IPC: H01L21/20 ,  H01L29/06 ,  H01L21/762 ,  H01L29/12

CPC classification number: H01L29/1054 ,  H01L29/66651 ,  H01L29/7833

Abstract: 提供一种半导体器件及其制造方法，包括：在衬底（10）上形成有绝缘隔离层（30）；在绝缘隔离层（30）中形成有绝缘隔离层沟槽（42）；在绝缘隔离层沟槽（42）中形成有有源区层（50）；在有源区层（50）中和其上形成半导体器件结构；其特征在于：有源区层（50）的载流子迁移率高于衬底（10）的载流子迁移率。该半导体器件由于使用了不同于衬底材料的有源区，提高了沟道区载流子迁移率，从而大幅提高了器件的响应速度，增强了器件的性能。此外，不同于已有的STI制造工序，该半导体器件的制造方法先形成STI后填充形成有源区，避免了STI中出现孔洞的问题，提高了器件的可靠性。

公开(公告)号：WO2012013009A1

公开(公告)日：2012-02-02

申请号：PCT/CN2011/000308

申请日：2011-02-25

Applicant: 中国科学院微电子研究所 ,  钟汇才 ,  梁擎擎

Inventor： 钟汇才 ,  梁擎擎

IPC: H01L29/78 ,  H01L21/335 ,  H01L21/28

CPC classification number: H01L29/78 ,  H01L21/76229 ,  H01L29/66477 ,  H01L29/665 ,  H01L29/66651 ,  H01L29/7831

公开(公告)号：WO2011069370A1

公开(公告)日：2011-06-16

申请号：PCT/CN2010/075375

申请日：2010-07-21

Applicant: 清华大学 ,  王敬 ,  许军 ,  郭磊

Inventor： 王敬 ,  许军 ,  郭磊

IPC: H01L21/20

CPC classification number: H01L21/02636 ,  H01L21/02381 ,  H01L21/02532 ,  H01L29/045 ,  H01L29/1054 ,  H01L29/66651

公开(公告)号：WO2007002130A2

公开(公告)日：2007-01-04

申请号：PCT/US2006/024048

申请日：2006-06-22

Applicant: EPION CORPORATION ,  BORLAND, John, O. ,  SKINNER, Wesley, J.

Inventor： BORLAND, John, O. ,  SKINNER, Wesley, J.

IPC: H01L21/84

CPC classification number: H01L29/1054 ,  H01J37/3171 ,  H01J2237/006 ,  H01J2237/0812 ,  H01L21/02532 ,  H01L21/02573 ,  H01L21/02631 ,  H01L21/223 ,  H01L21/2236 ,  H01L29/1041 ,  H01L29/495 ,  H01L29/51 ,  H01L29/66545 ,  H01L29/66583 ,  H01L29/6659 ,  H01L29/66651 ,  H01L29/7833 ,  H01L29/78684

Abstract: A self-aligned MISFET transistor (500H) on a silicon substrate (502), but having a graded SiGe channel or a Ge channel. The channel (526) is formed using gas-cluster ion beam (524) irradiation and provides higher channel mobility than conventional silicon channel MISFETs. A manufacturing method for such a transistor is based on a replacement gate process flow augmented with a gas-cluster ion beam processing step or steps to form the SiGe or Ge channel. The channel may also be doped by gas-cluster ion beam processing either as an auxiliary step or simultaneously with formation of the increased mobility channel.

Abstract translation: 在硅衬底（502）上具有渐变SiGe沟道或Ge沟道的自对准MISFET晶体管（500H）。 通道（526）使用气体团簇离子束（524）照射形成并且提供比传统硅通道MISFET更高的沟道迁移率。 用于这种晶体管的制造方法基于用气体团簇离子束处理步骤或用于形成SiGe或Ge通道的步骤增强的置换栅极工艺流程。 通道也可以通过气体团簇离子束处理掺杂，作为辅助步骤或者同时形成增加的迁移率通道。

公开(公告)号：WO98047173A1

公开(公告)日：1998-10-22

申请号：PCT/FR1998/000751

申请日：1998-04-14

IPC: H01L21/22 ,  H01L21/265 ,  H01L21/336 ,  H01L29/78 ,  H01L29/10

CPC classification number: H01L29/66651 ,  H01L21/2205 ,  H01L21/26506 ,  H01L29/7833

Abstract: The invention concerns an LDD-type MOS transistor comprising under its grid zone a first lightly-doped region (31) followed by a second region with the same type of conductivity with higher doping level with a high doping gradient between the two regions. The interface zone between the two regions contain nitrogen atoms resulting from a nitrogen implantation produced before epitaxy.

Abstract translation: 本发明涉及一种LDD型MOS晶体管，其在其栅极区域下方包括第一轻掺杂区域（31），之后是具有相同类型导电性的第二区域，具有较高掺杂水平的第二区域和两个区域之间的高掺杂梯度。 两个区域之间的界面区域包含由外延之前产生的氮注入产生的氮原子。

公开(公告)号：WO1997028560A1

公开(公告)日：1997-08-07

申请号：PCT/US1997001729

申请日：1997-01-30

Applicant: MICRON TECHNOLOGY, INC.

Inventor： MICRON TECHNOLOGY, INC. ,  LEE, Ruojia ,  THAKUR, Randhir, P., S.

IPC: H01L21/28

CPC classification number: H01L29/66651 ,  H01L21/28167 ,  H01L21/28211

Abstract: This invention improves the quality of gate oxide dielectric layers using a two-pronged approach, thus permitting the use of much thinner silicon dioxide gate dielectric layers required for lower-voltage, ultra-dense integrated circuits. In order to eliminate defects caused by imperfections in bulk silicon, an in-situ grown epitaxial layer is formed on active areas following a strip of the pad oxide layer used beneath the silicon nitride islands used for masking during the field oxidation process. By growing an epitaxial silicon layer prior to gate dielectric layer formation, defects in the bulk silicon substrate are covered over and, hence, isolated from the oxide growth step. In order to maintain the integrity of the selective epitaxial growth step, the wafers are maintained in a controlled, oxygen-free environment until the epitaxial growth step is accomplished. In order to eliminate defects caused by a native oxide layer, the wafers are maintained in a controlled, oxygen-free environment until being subjected to elevated temperature in a controlled, oxidizing environment. In one embodiment, the oxidizing environment comprises diatomic oxygen, while in another embodiment, the oxidizing environment comprises diatomic oxygen and ozone.

Abstract translation: 本发明使用双管齐下的方法提高了栅极氧化物电介质层的质量，从而允许使用更低的，超低密度集成电路所需的更薄的二氧化硅栅介质层。 为了消除体硅缺陷引起的缺陷，在场氧化工艺中用于掩蔽的氮化硅岛下方的氧化硅层之后的有源区上形成原位生长的外延层。 通过在栅介质层形成之前生长外延硅层，将体硅衬底中的缺陷覆盖并因此从氧化物生长步骤中分离。 为了保持选择性外延生长步骤的完整性，将晶片保持在受控的无氧环境中，直到外延生长步骤完成。 为了消除由自然氧化物层引起的缺陷，将晶片保持在受控制的无氧环境中，直到在受控的氧化环境中经历升高的温度。 在一个实施方案中，氧化环境包括双原子氧，而在另一个实施方案中，氧化环境包括双原子氧和臭氧。

公开(公告)号：WO1991001569A1

公开(公告)日：1991-02-07

申请号：PCT/JP1990000889

申请日：1990-07-11

Applicant: SEIKO INSTRUMENTS INC. ,  AOKI, Kenji

Inventor： SEIKO INSTRUMENTS INC.

IPC: H01L29/784

CPC classification number: H01L29/66651 ,  H01L21/76243 ,  H01L29/0653 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/78

Abstract: An insulated gate field-effect transistor used as a switching element in computers and a method of producing the same. In order to improve dynamic characteristics of the transistor by decreasing the junction capacitance between a substrate (1) and a source (7) or a drain (8), an insulating layer (2) is provided under the source region and the drain region. In order to decrease the drop of carrier mobility and to suppress the short channel effect, furthermore, the impurity concentration is lowered on the surface side of the semiconductor layer just under the gate and is heightened on the side of the substrate.

公开(公告)号：WO2013053085A1

公开(公告)日：2013-04-18

申请号：PCT/CN2011/002002

申请日：2011-11-30

Applicant: 中国科学院微电子研究所 ,  王桂磊

Inventor： 王桂磊

IPC: H01L29/78 ,  H01L29/10 ,  H01L21/336

CPC classification number: H01L29/41775 ,  H01L21/28518 ,  H01L21/76814 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/1054 ,  H01L29/66545 ,  H01L29/66651 ,  H01L29/7833 ,  H01L29/7843

Abstract: 一种半导体器件，包括：衬底（10）、衬底(10）中外延生长的沟道层、沟道层上的栅极堆叠结构、栅极堆叠结构两侧的栅极侧墙（30）以及衬底（10）中沟道层两侧的源漏区（11/12），沟道层的载流子迁移率高于衬底（10）的载流子迁移率。在后栅工艺中采用外延的高迁移率材料填充沟槽形成器件沟道区，提高了沟道区载流子迁移率，从而提高了器件的响应速度，增强了器件的性能。此外，器件源漏区仍采用传统衬底材料而便于采用后栅工艺，提高性能的同时降低了成本。