公开(公告)号：WO2022195206A1

公开(公告)日：2022-09-22

申请号：PCT/FR2022/050448

申请日：2022-03-11

Applicant: C12 QUANTUM ELECTRONICS

Inventor： DESJARDINS, Matthieu ,  LEGRAND, William ,  SCHAEVERBEKE, Quentin

IPC: H01L29/06 ,  H01L29/423 ,  H01L29/66 ,  H01L29/76 ,  H01L51/00 ,  B82Y10/00

Abstract: L'invention porte sur un composant quantique comprenant : • un substrat (6), • deux électrodes de suspension (4), • plusieurs électrodes de grille (1, 2, 3) disposée entre les deux électrodes de suspension, les deux électrodes de suspension étant surélevées par rapport à Taux électrodes de grille, • au moins un élément nano-objet (8), particulièrement un nanofil ou un nanotube, suspendu entre les deux électrodes de suspension, l'a u moins un élément nano-objet étant disposé au-dessus des électrodes de grille, les électrodes du composant quantique comprenant: • plusieurs électrodes de grille basse fréquence (1, 2) prévues pour définir des potentiels électrostatiques dans l'élément nano-objet permettant la formation d'au moins deux boîtes quantiques dans l'élément nano-objet, • au moins une électrode de grille micro-onde (3), • dans lequel la distance, dite distance micro-onde, séparant dans la direction verticale l'au moins une électrode de grille micro-onde (3) de l'au moins un élément nano-objet (8) est différente de la distance, dite distance basse fréquence, séparant dans la direction verticale l'au moins une électrode de grille basse fréquence (1, 2) de l'au moins un élément nano-objet (8).

公开(公告)号：WO2022003250A1

公开(公告)日：2022-01-06

申请号：PCT/FI2021/050504

申请日：2021-06-30

Applicant: AALTO UNIVERSITY FOUNDATION SR

Inventor： TUOHINO, Sasu ,  MÖTTÖNEN, Mikko ,  KUNDU, Suman

IPC: G06N10/00 ,  B82Y10/00 ,  H01L29/76 ,  H01L39/22 ,  H01L27/18 ,  H01L29/66

Abstract: In accordance with an example embodiment, there is provided a system comprising at least one quasiparticle spin qubit, comprising at least one superconducting island (S), at least one insulating layer (I) and at least one normal conductor (N) arranged in an array such that at least one of the at least one superconducting island (S) is connected to at least one of the at least one normal conductor (N) through at least one of the at least one insulating layer (I), wherein the at least one quasiparticle is arranged to occupy the at least one superconducting island (S), wherein the at least one normal conductor (N) is controlled with at least one voltage source (V1, V2), and wherein each of the at least one superconducting island is controlled by a gate voltage (Vg1, Vg2, Vg3).

公开(公告)号：WO2021173810A1

公开(公告)日：2021-09-02

申请号：PCT/US2021/019627

申请日：2021-02-25

Applicant: CAMBRIDGE ELECTRONICS, INC.

Inventor： LU, Bin ,  PEI, Dongfei ,  DIPSEY, Mark ,  EMMER, Hal

IPC: H01L29/778 ,  H01L29/20 ,  H01L29/76 ,  H01L29/772

Abstract: This disclosure describes the structure of a transistor that provides improved performance by reducing the off-state capacitance between the source and the drain by using a cap layer to extend the electrical distance between the gate and the source and drain contacts. In certain embodiments, a dielectric layer may be disposed between the gate electrode and the cap layer and vias are created in the dielectric layer to allow the gate electrode to contact the cap layer at select locations. In some embodiments, the gate electrode is offset from the cap layer to allow a more narrow cap layer and to allow additional space between the gate electrode and the drain contact facilitating the inclusion of a field plate. The gate electrode may be configured to only contact a portion of the cap layer.

公开(公告)号：WO2021052539A1

公开(公告)日：2021-03-25

申请号：PCT/DE2020/100812

申请日：2020-09-21

Applicant: RHEINISCH-WESTFÄLISCHE TECHNISCHE HOCHSCHULE (RWTH) AACHEN

Inventor： KÜNNE, Matthias ,  BLUHM, Hendrik ,  SCHREIBER, Lars

IPC: B82Y10/00 ,  H01L29/423 ,  H01L29/76 ,  H01L29/762 ,  G06N10/00 ,  H01L21/334 ,  H01L29/40 ,  H01L29/16 ,  H01L29/20

Abstract: Die Erfindung betrifft ein elektronisches Bauelement (10), welches von einem Halbleiterbauelement oder einer halbleiterähnlichen Struktur mit Gatterelektrodenanordnungen (16, 18, 20) zum Bewegen eines Quantenpunkts (52) gebildet wird. Das elektronische Bauelement (10) enthält ein Substrat (12) mit einem zweidimensionalen Elektronengas oder Elektronenlochgas. Elektrische Kontakte verbinden die Gatterelektrodenanordnungen (16, 18, 20) mit Spannungsquellen. Eine erste Gatterelektrodenanordnung (16) mit Gatterelektroden (22, 24) ist an einer Fläche (14) des elektronischen Bauelements zur Erzeugung einer Potentialmulde (50) in dem Substrat (12) angeordnet. Die Gatterelektrodenanordnung (16) weist parallel verlaufende Elektrodenfinger (32, 34) auf, wobei die Elektrodenfinger (32, 34) periodisch alternierend zusammengeschaltet sind, welche eine nahezu kontinuierliche Bewegung der Potentialmulde (50) durch das Substrat (12) bewirken, wobei ein Quantenpunkt (52) mit dieser Potentialmulde (50) in eine Richtung translatiert wird.

公开(公告)号：WO2020099962A1

公开(公告)日：2020-05-22

申请号：PCT/IB2019/058989

申请日：2019-10-22

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM (CHINA) INVESTMENT COMPANY LTD. ,  IBM DEUTSCHLAND GMBH

Inventor： PILLE, Juergen ,  FRISCH, Albert ,  WERNER, Tobias ,  SAUTTER, Rolf ,  WENDEL, Dieter

IPC: H01L29/76

Abstract: An embodiment may include a microelectronic device. The microelectronic device may include a first pair of transistors stacked vertically and connected in series. Each of the first pair of transistors are of the same type. The microelectronic device may include a second pair of transistors connected in parallel. The second pair of transistors being a different type 5than the first pair of transistors. The first pair of transistors and the second pair of transistors are arranged substantially perpendicular to the plurality of layers.

公开(公告)号：WO2018204870A1

公开(公告)日：2018-11-08

申请号：PCT/US2018/031230

申请日：2018-05-04

Applicant: ATOM NANOELECTRONICS, INC.

Inventor： LI, Huaping

IPC: H01L29/06 ,  H01L29/76 ,  H01L29/786

Abstract: Devices, materials and methods for producing and integrating carbon nanotubes (CNT) into TFTs to form unipolar CNT TFTs are provided. CNT TFTs comprise doped layers between the CNT active layer and the source/drain electrodes capable of providing a carrier-trapping function such that unwanted carrier charge injection is suppressed between the electrodes allowing for the unipolar operation of CNT TFTs. Methods and apparatus for forming unipolar N- or P- type SWCNT TFTs are also provided.

公开(公告)号：WO2018022174A1

公开(公告)日：2018-02-01

申请号：PCT/US2017/033170

申请日：2017-05-17

Applicant: SILICON STORAGE TECHNOLOGY, INC. ,  AGENCY FOR SCIENCE, TECHNOLOGY, AND RESEARCH

Inventor： HARIHARAN, Santosh ,  TRAN, Hieu, Van ,  ZHOU, Feng ,  LIU, Xian ,  LEMKE, Steven ,  DO, Nhan ,  CHEN, Zhixian ,  WANG, Xinpeng

IPC: G06F17/50 ,  H01L29/76 ,  H01L45/00

Abstract: A memory device includes a metal oxide material disposed between and in electrical contact with first and second conductive electrodes, and an electrical current source configured to apply one or more electrical current pulses through the metal oxide material. For each of the one or more electrical current pulses, an amplitude of the electrical current increases over time during the electrical current pulse to form a conductive filament in metal oxide material.

Abstract translation: 存储器件包括设置在第一和第二导电电极之间并与之电接触的金属氧化物材料，以及配置成施加一个或多个电流脉冲通过金属氧化物材料的电流源。 对于一个或多个电流脉冲中的每一个，在电流脉冲期间电流的幅度随时间增加，以在金属氧化物材料中形成导电丝。

公开(公告)号：WO2016188052A1

公开(公告)日：2016-12-01

申请号：PCT/CN2015/094391

申请日：2015-11-12

Applicant: 京东方科技集团股份有限公司

Inventor： 孔祥永 ,  朱夏明 ,  刘晓娣

IPC: H01L29/76 ,  H01L29/423 ,  H01L29/66 ,  H01L21/28

CPC classification number: H01L29/78633 ,  H01L21/28 ,  H01L27/1225 ,  H01L27/124 ,  H01L29/24 ,  H01L29/41733 ,  H01L29/42384 ,  H01L29/66 ,  H01L29/66969 ,  H01L29/76 ,  H01L29/78648 ,  H01L29/7869 ,  H01L29/78696

Abstract: 提供一种薄膜晶体管及其制造方法、阵列基板、显示装置。该薄膜晶体管包括：基板（11）、以及形成于基板（11）上的有源层（12）、源极（13）、栅极和漏极（14）。有源层（12）两端分别与所述源极（13）和所述漏极（14）连接，栅极包括顶栅（15）和底栅（16），顶栅（15）包括顶栅顶部（15a）和与顶栅顶部（15a）连接的顶栅侧部（15b），顶栅顶部（15a）和底栅（16）在垂直于基板（11）的方向上相对设置，顶栅侧部（15b）从顶栅顶部（15a）朝向基板（11）延伸。有源层（12）夹设于顶栅顶部（15a）和底栅（16）之间，有源层（12）的侧壁至少部分地被顶栅侧部（15b）围绕。栅极、源极（13）和漏极（14）均采用非透明的导电材料制成。

公开(公告)号：WO2015018170A1

公开(公告)日：2015-02-12

申请号：PCT/CN2013/091101

申请日：2013-12-31

Applicant: 无锡华润华晶微电子有限公司

Inventor： 魏峰 ,  唐红祥 ,  张新

IPC: H01L29/76 ,  H01L21/336

CPC classification number: H01L29/7802 ,  H01L29/0692

Abstract: 本发明公开了一种VDMOS器件的条形元胞结构及其制作方法，所述条形元胞结构包括：漏区；位于漏区上的外延层；位于所述外延层内的横向沟道、第一阱区、第二阱区以及嵌入在所述第一阱区中的第一源区、嵌入在所述第二阱区中的第二源区，其中，所述横向沟道包括沟道阱区和嵌入在沟道阱区中的沟道源区；位于所述外延层上的栅氧化层，所述栅氧化层完全覆盖所述横向沟道；位于所述栅氧化层上的多晶硅层，所述多晶硅层的长边所在方向与所述横向沟道垂直。本发明通过在多晶硅层下的外延层中增加垂直于多晶硅层的长边所在方向的横向沟道，增加了元胞结构的沟道宽度和面积，能够有效地降低导通电阻，提高电流导通能力。

公开(公告)号：WO2014082341A1

公开(公告)日：2014-06-05

申请号：PCT/CN2012/086172

申请日：2012-12-07

Applicant: 中国科学院微电子研究所

Inventor： 徐秋霞 ,  朱慧珑 ,  周华杰 ,  许高博 ,  梁擎擎

IPC: H01L29/76 ,  H01L29/772 ,  H01L29/49

CPC classification number: H01L29/66545 ,  H01L21/02181 ,  H01L21/02189 ,  H01L21/02192 ,  H01L21/02194 ,  H01L21/265 ,  H01L21/28088 ,  H01L21/28185 ,  H01L21/3215 ,  H01L29/42364 ,  H01L29/49 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/518 ,  H01L29/7833

Abstract: 提供一种P型MOSFET的制造方法，包括：在半导体衬底（101）上形成MOSFET的一部分，包括位于半导体衬底（101）中的源漏区（105）、在半导体衬底（101）上方位于源漏区（105）之间的假栅叠层、以及围绕假栅叠层的栅极侧墙（104）；去除MOSFET的假栅叠层以形成栅极开口，以暴露半导体衬底（101）的表面；在半导体的暴露表面上形成界面氧化物层（108）；在栅极开口内的界面氧化物层（108）上形成高K栅介质（109）；在高K栅介质（109）上形成第一金属栅层（110）；在第一金属栅层（110）中注入掺杂离子；以及进行退火以使掺杂离子扩散并聚积在高K栅介质（109）与第一金属栅层（110）之间的上界面和高K栅介质（109）与界面氧化物（108）之间的下界面处，并且在高K栅介质（109）与界面氧化物（108）之间的下界面处通过界面反应产生电偶极子。