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公开(公告)号：CN1567170A
公开(公告)日：2005-01-19
申请号：CN03142975.0
申请日：2003-06-13
申请人： 钰创科技股份有限公司
摘要： 本发明是一种用来将一屏幕上显示(OSD)加以分割的方法。此OSD的分割可以在一存在于一全屏幕显示上的窗口内进行，也可以利用该显示的整个表面来容纳该分割的OSD区域来进行。其方法是先产生四个额外的参数并将之储存于记忆体内。此四个参数为介于该分割的OSD区域间的水平的和垂直的分割点以及水平的和垂直的分割距离。只要区域的大小、区域间的距离、以及屏幕的大小允许的话，任何数目的“分割的区域”皆能产生。区域间的间隔呈现出在下层的原始显示资料并没有受到OSD资料的影响。每一分割的OSD区域能提供不同的资讯并具有不同的显示特征，而且都在一微处理器的控制之下。
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公开(公告)号：CN113675199B
公开(公告)日：2024-09-24
申请号：CN202110523327.7
申请日：2021-05-13
申请人： 钰创科技股份有限公司 , 发明创新暨合作实验室有限公司
发明人： 卢超群
IPC分类号： H10B12/00
摘要： 本发明公开了一种存储单元结构。所述存储单元结构包含一硅基板，一晶体管，一位线，和一电容。所述硅基板具有一硅表面。所述晶体管耦接所述硅表面，其中所述晶体管包含一栅极结构、一第一导通区以及一第二导通区。所述位线电耦接所述晶体管的第一导通区以及位在所述硅表面下方。所述电容位在所述晶体管上方以及电耦接所述晶体管的第二导通区。因此，相较于现有技术所述存储单元结构具有更致密的结构，较小的面积，较低的漏电流，较高的电容值等优点。
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公开(公告)号：CN114242789A
公开(公告)日：2022-03-25
申请号：CN202111057438.X
申请日：2021-09-09
申请人： 钰创科技股份有限公司 , 发明创新暨合作实验室有限公司
发明人： 卢超群
摘要： 本发明公开了一种晶体管结构。所述晶体管结构包含一半导体基底、一栅极结构、一信道区以及一第一导电区。所述半导体基底具有一半导体表面。所述栅极结构位于所述半导体表面上方，其中形成一第一凹槽以露出所述栅极结构。所述渠道区位于所述半导体表面下方。所述第一导电区电耦接所述渠道区，其中形成一第二凹槽被形成以露出所述第一导电区。在一光刻工艺中的掩模图案是用以定义所述第一凹槽，以及所述掩模图案仅用以定义所述第一凹槽的一维长度。因此，本发明可降低接触孔与栅极/漏极/源极之间的光刻工艺敏感性和未对准问题，且本发明公开一维掩模图案以减少由用于小接触孔开口的二维掩模图案引起的未对准问题。
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公开(公告)号：CN113629147A
公开(公告)日：2021-11-09
申请号：CN202110495587.8
申请日：2021-05-07
申请人： 钰创科技股份有限公司
发明人： 卢超群
IPC分类号： H01L29/78 , H01L29/06 , H01L21/74 , H01L27/118
摘要： 本发明公开了一种晶体管结构和用以形成反相器的晶体管。所述晶体管结构包含一半导体基板，一栅极结构，一通道区，和一第一导电区。所述半导体基板具有一半导体表面。所述通道区包含一第一端和一第二端。所述第一导电区电耦接所述通道区的第一端，和所述第一导电区包含在所述半导体表面下的一第一内含金属区。相较于现有技术，本发明可降低由所述晶体管组成的互补金属氧化物半导体电路所构成的新电路架构中的多层互连的复杂性，增强所述互补金属氧化物半导体电路的速度性能，降低所述互补金属氧化物半导体电路的功率和面积，在所述互补金属氧化物半导体电路中创建更多更好的散热的路径，以及提高所述互补金属氧化物半导体电路的抗噪声能力。
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公开(公告)号：CN109478167A
公开(公告)日：2019-03-15
申请号：CN201780037486.8
申请日：2017-06-13
申请人： 钰创科技股份有限公司
发明人： R·D·克里斯普
IPC分类号： G06F13/00
摘要： 本发明提供了一种存储子系统，包括存储器控制器集成电路（IC）（120）、存储器总线和存储器IC（110），所有这些都使用比相同峰值带宽的普通DDR类型存储器更少的信号。使用不超过22个切换信号，子系统可以在互连IC的总线上传输超过3000兆字节/秒的数据。信号数量减少是通过将地址/控制命令时间复用到至少一些用于数据传输的相同信号来实现的。单个总线信号用于启动总线操作，一旦处于操作中，单个信号可以将寻址和控制信息与通过基于单总线信号的16位采样的串行协议的数据同时传送至存储器IC（110）。可以通过添加附加数据和数据选通IO信号来调整总线带宽。这些附加的数据总线信号可仅用于数据和数据掩码传输。存储器IC（110）的一个版本的物理布局调度邻近存储器晶片的一个短边的切换信号端子，以在用于具有存储器IC（120）的堆叠式晶片多芯片封装（100）中时，最小化控制器IC（120）存储器接口电路的晶片面积开销。存储器IC（110）接口信号放置和信号数量将存储器总线信号的信号长度和电路最小化。
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公开(公告)号：CN108231768A
公开(公告)日：2018-06-29
申请号：CN201711332358.4
申请日：2017-12-13
申请人： 钰创科技股份有限公司
发明人： 黄立平
IPC分类号： H01L27/102 , H01L29/06 , H01L29/423
CPC分类号： H01L27/1027 , H01L27/102 , H01L27/105 , H01L27/1052 , H01L27/1211 , H01L29/06 , H01L29/0673 , H01L29/068 , H01L29/423 , H01L29/42308 , H01L29/42392 , H01L29/742 , H01L29/7436 , H01L29/7455 , H01L29/7853
摘要： 本发明公开了一种具有晶闸管的存储器电路包含多个存储单元。所述多个存储单元中的每一存储单元包含一存取晶体管和一晶闸管。所述晶闸管是耦接所述存取晶体管。所述存取晶体管的栅极和所述晶闸管的栅极的其中至少一具有一鳍式结构。因此，因为所述存取晶体管的栅极和所述晶闸管的栅极的其中至少一具有所述鳍式结构，所以相较于现有技术，本发明可以很容易地微缩所述存储器电路以进入一高端半导体工艺。
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公开(公告)号：CN106970852A
公开(公告)日：2017-07-21
申请号：CN201610886817.2
申请日：2016-10-11
申请人： 钰创科技股份有限公司
发明人： 林典育
摘要： 一种闪存数据的错误修正方法和闪存错误控制电路，所述方法包括：读取一储存数据与对应该储存数据的一检查码；以储存数据与检查码决定第一待解码信息；以一第一算法对第一待解码信息进行错误修正，第一算法为一软件程序，使用多核心的控制电路对待解码信息进行平行化解码计算，以产生一输出数据判断以该第一算法执行的错误修正是否成功；当该第一算法执行的错误修正成功，输出该已解码数据；当错误修正不成功，依据一错误率信息，以一第二算法修正第一待解码信息以得到一第二待解码信息，并对该第二待解码信息进行错误修正，以产生该输出数据。
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公开(公告)号：CN105025193A
公开(公告)日：2015-11-04
申请号：CN201410776196.3
申请日：2014-12-15
申请人： 钰创科技股份有限公司
摘要： 本发明公开了一种手提式立体扫描仪和产生对应对象的立体扫描结果的方法。所述手提式立体扫描仪包含至少二图像传感单元及深度图产生单元。当所述手提式立体扫描仪环绕对象时，所述至少二图像传感单元中的第一图像传感单元与第二图像传感单元分别获取包含所述对象的多个第一图像和多个第二图像。所述深度图产生单元根据所述多个第一图像中的每一第一图像和所述多个第二图像中的对应的第二图像，产生对应的深度图。所述深度图产生单元所产生的多个深度图、所述多个第一图像和所述多个第二图像是用以产生对应所述对象的彩色立体扫描结果。相较于现有技术，本发明可产生所述对象的彩色立体扫描结果。
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公开(公告)号：CN102710230B
公开(公告)日：2015-09-30
申请号：CN201210210859.6
申请日：2012-06-20
申请人： 钰创科技股份有限公司
IPC分类号： H03H7/38
CPC分类号： H03K19/0005 , G11C11/406 , G11C11/4072 , G11C29/022 , G11C29/023 , G11C29/028 , G11C2207/2254
摘要： 执行初始校正及全时更新模式校正的方法和记忆体电路，包含供电至该记忆体电路；利用该阻抗匹配电路，对该记忆体电路执行该初始校正；该记忆体电路离开该初始校正；该记忆体电路进入一驱动模式；每隔一预定时间该记忆体电路退出该驱动模式；根据一更新指令，利用该阻抗匹配电路对该记忆体电路执行该更新模式校正；一输出电压电位检测电路判断该记忆体电路的输出电压电位；根据该输出电压电位检测电路的判断结果，执行一相对应的动作。
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公开(公告)号：CN103117270B
公开(公告)日：2015-09-02
申请号：CN201210384394.6
申请日：2012-10-11
申请人： 钰创科技股份有限公司
IPC分类号： H01L23/552 , H01L23/367 , H01L27/105
CPC分类号： G06F13/40 , G06F13/4018 , G11C7/10 , H01L24/73 , H01L2224/16145 , H01L2224/16225 , H01L2224/32225 , H01L2224/48227 , H01L2224/73265 , H01L2225/0651 , H01L2225/06513 , H01L2225/06541 , H01L2225/06568 , H01L2924/13091 , H01L2924/1431 , H01L2924/1434 , H01L2924/15311 , H01L2924/3025 , Y02D10/14 , Y02D10/151 , H01L2924/00012 , H01L2924/00
摘要： 本发明公开了一种高速记忆芯片模块和电子系统装置。该高速记忆芯片模块包含一种型式的记忆单元数组组和一逻辑单元。该型式的记忆单元数组组包含多个记忆单元数组集成电路，该至少一记忆单元数组是有关于第一金属氧化物半导体晶体管栅极长度。该逻辑单元通过第一传输总线存取该型式的记忆单元数组组，且该第一传输总线的总线宽度是大于每一记忆单元数组集成电路的数据总线的总线宽度。该逻辑单元是有关第二金属氧化物半导体晶体管栅极长度，且该第一金属氧化物半导体晶体管栅极长度是大于该第二金属氧化物半导体晶体管栅极长度。因此，本发明具有较高的传输效率、电磁干扰的屏蔽效果、较佳的散热能力和隔离外界噪声的功能。
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