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公开(公告)号：CN113517299A
公开(公告)日：2021-10-19
申请号：CN202110039606.6
申请日：2021-01-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11585 , H01L27/11597 , H01L27/1159
Abstract: 一种形成铁电随机存取存储器(FeRAM)器件的方法，包括：依次在衬底上形成第一层堆叠和第二层堆叠，其中，第一层堆叠和所述第二层堆叠具有相同的层状结构，层状结构包括在第一介电材料层上方的第一导电材料层，其中，第一层堆叠延伸超过第二层堆叠的横向范围；形成延伸穿过该第一层堆叠和第二层堆叠的沟槽；用铁电材料加衬该沟槽的侧壁和底部；在铁电材料的上方的沟槽中共形地形成沟道材料；用第二介电材料填充该沟槽；在第二介电材料中形成第一开口和第二开口；以及用第二导电材料填充第一开口和第二开口。本发明的实施例还涉及铁电随机存取存储器器件。
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公开(公告)号：CN113437079A
公开(公告)日：2021-09-24
申请号：CN202110705544.8
申请日：2021-06-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11582 , H01L27/11587 , H01L27/1159 , H01L27/11592 , H01L27/11597
Abstract: 本揭露提供一种存储器器件及其制造方法。存储器器件包括第一堆叠结构、第二堆叠结构、第一隔离结构、栅极介电层、沟道层及导电柱。第一堆叠结构与第二堆叠结构各自包括多个栅极层并位于衬底上且通过沟槽彼此隔开。第一隔离结构位于沟槽中，单元区在沟槽中分别被限制在两个相邻的第一隔离结构之间，第一隔离结构各自包括第一主层及环绕第一主层的第一衬层，第一衬层将第一主层与第一及第二堆叠结构隔开。栅极介电层位于单元区中，且覆盖第一与第二堆叠结构的相对侧壁及第一隔离结构的相对侧壁。沟道层覆盖栅极介电层的内表面。导电柱在单元区内竖立在衬底上且在侧向上被沟道层环绕，至少两个导电柱位于一个单元区中且在侧向上彼此隔开。
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公开(公告)号：CN113437058A
公开(公告)日：2021-09-24
申请号：CN202110706979.4
申请日：2021-06-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L25/16
Abstract: 一种半导体封装件包含处理器管芯、存储模块以及封装衬底。存储模块包含彼此堆叠的高速缓存单元阵列和存储单元阵列且电连接到处理器管芯，其中高速缓存单元阵列配置成保留存储在存储单元阵列中且由处理器管芯频繁地使用的数据的副本。封装衬底上安置有处理器管芯和存储模块。
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公开(公告)号：CN113421895A
公开(公告)日：2021-09-21
申请号：CN202110705545.2
申请日：2021-06-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供一种存储器器件和制造方法以及存储器结构。所述存储器器件包括衬底、晶体管和存储单元。所述衬底具有半导体器件和设置在所述半导体器件上的介电结构。所述晶体管设置在所述介电结构之上并与所述半导体器件电耦合。所述半导体器件包括栅极、沟道层、多个源极和漏极区、和栅极介电层与第一铁电层的堆叠。所述栅极和所述多个源极和漏极区设置在所述介电结构之上。所述沟道层位于所述多个源极和漏极区之间。所述栅极介电层与第一铁电层的堆叠设置在所述栅极与所述沟道层之间。所述存储单元设置在所述晶体管之上并电连接到所述多个源极和漏极区中的一者。所述存储单元包括铁磁层或第二铁电层。
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公开(公告)号：CN113380892A
公开(公告)日：2021-09-10
申请号：CN202110602234.3
申请日：2021-05-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/51 , H01L27/1159 , G11C11/22
Abstract: 一种配置为多位存储器件的铁电场效应晶体管(FeFET)，该FeFET包括：半导体衬底，在该半导体衬底中具有源极区，在该半导体衬底中具有漏极区；栅极堆叠件在半导体衬底上，其中源极区和漏极区延伸到栅极堆叠件的相对侧，该栅极堆叠件包括在半导体衬底上方的铁电层，以及在铁电层上方的栅极区。晶体管还包括铁电层的第一端和第二端，其分别对应于源极和漏极区。铁电层包括偶极子。在铁电层的第一端的第一组偶极子具有第一极化。在铁电层的第二端的第二组偶极子具有第二极化，第二极化与第一极化基本上相反。本发明的实施例还涉及存储器件及读取铁电场效应晶体管的方法。
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Patent Agency Ranking
公开(公告)号：CN113380826A
公开(公告)日：2021-09-10
申请号：CN202110538131.5
申请日：2021-05-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11587 , H01L27/1159 , H01L27/11597
Abstract: 一种3D存储器阵列具有至少部分地由一个或多个竖直膜提供的数据存储结构，该一个或多个竖直膜不在竖直相邻的存储器单元之间延伸。该3D存储器阵列包括交替堆叠在衬底上方的导电条与介电条。该等导电条可从介电条横向凹进以形成凹槽。数据存储膜可布置在这些凹槽内。数据存储膜的沉积在凹槽之外的任何部分可能已被有效除去，由此数据存储膜在3D存储阵列内在层之间基本不连续。每层中的数据存储膜可具有与对应导电条的上下边界相同的上下边界。也可使数据存储膜在水平相邻的存储器单元之间不连续。本发明的实施例还公开了存储器器件及其形成方法。
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公开(公告)号：CN113380824A
公开(公告)日：2021-09-10
申请号：CN202110516759.5
申请日：2021-05-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11587 , H01L27/1159 , H01L27/11597
Abstract: 一种形成三维(3D)存储器阵列的方法包括形成堆叠件，该堆叠件具有由介电层分离的碳基材料的多个导电层。在该堆叠件中的蚀刻沟槽将导电层分成导电条。所得结构包括水平导电条的二维阵列。可沿着每个条的长度分布存储器单元以提供3D阵列。该等导电条与可具有竖直或水平取向的附加导电结构一起允许对存储器单元进行单独寻址。用碳基材料形成该等导电层有助于将沟槽蚀刻成高纵横比。因此，形成碳基材料的导电层使存储器阵列能够具有更多层或具有更高的面积密度。本发明的实施例还公开了存储器器件及其形成方法。
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公开(公告)号：CN113380307A
公开(公告)日：2021-09-10
申请号：CN202110603535.8
申请日：2021-05-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器器件，包括：位线、源极线、多个字线、和存储器单元。该存储器单元包括并联连接在位线和源极线之间的多个存储器串。多个存储器串中的每一个包括串联连接在位线和源极线之间、并且对应地电连接至多个字线的多个存储器元件。本发明的实施例还涉及集成电路(IC)器件以及操作存储器单元的方法。
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公开(公告)号：CN113380291A
公开(公告)日：2021-09-10
申请号：CN202110588915.9
申请日：2021-05-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例公开了一种存储单元，包括写位线、写入晶体管和读取晶体管。写入晶体管连接在写位线和第一节点之间。读取晶体管通过第一节点连接至写入晶体管。读取晶体管包括铁电层。写入晶体管被配置为通过调整读取晶体管的极化状态的写位线信号来设置存储单元的存储数据值。极化状态对应于所存储的数据值。本发明的实施例还公开了一种操作存储单元的方法。
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公开(公告)号：CN113257822A
公开(公告)日：2021-08-13
申请号：CN202110163048.4
申请日：2021-02-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11504 , H01L27/11507
Abstract: 一种半导体装置，包括：第一介电层；第一导电部件，位于第一介电层中；第二介电层，位于第一介电层上方；铁电式随机存取存储器(ferroelectricrandom‑access memory，FeRAM)单元，位于第二介电层中；第三介电层，位于第二介电层上方；及第二导电部件，位于第三介电层中，第二导电部件电性耦合至顶电极。其中FeRAM单元包括底电极，接触第一导电部件；铁电材料层，完全覆盖底电极的上表面；及顶电极，位于铁电材料层上。
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