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公开(公告)号：CN109427768A
公开(公告)日：2019-03-05
申请号：CN201811001159.X
申请日：2018-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种形成集成电路的方法包括：通过处理器基于设计规则组生成集成电路的布局设计并且基于该布局设计制造集成电路。该集成电路具有第一栅极。生成布局设计包括生成栅极布局图案组，生成切割部件布局图案并生成第一通孔布局图案。切割部件布局图案在第一方向上延伸、位于第一布局层级上并且与至少第一栅极布局图案重叠。栅极布局图案组在第二方向上延伸并位于第一布局层级上。第一通孔布局图案位于第一栅极布局图案上方、并且在第二方向上通过第一距离与切割部件布局图案分离。第一距离满足第一设计规则。本发明还提供了集成电路。
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公开(公告)号：CN108122984A
公开(公告)日：2018-06-05
申请号：CN201710965516.3
申请日：2017-10-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L21/308
Abstract: 本发明的实施例提供了一种用于半导体器件的导体及其制造方法，该方法包括：在基底上形成结构；以及从结构中消除第一组的构件的所选择的部分和第二组的构件的所选择的部分。该结构包括：平行于第一方向布置的覆盖的第一导体；以及平行于覆盖的第一导体布置并且与覆盖的第一导体交织的覆盖的第二导体。覆盖的第一导体组织成至少第一组和第二组。第一组的每个构件均具有第一蚀刻灵敏度的第一盖。第二组的每个构件均具有第二蚀刻灵敏度的第二盖。每个覆盖的第二导体均具有第三蚀刻灵敏度。第一蚀刻灵敏度、第二蚀刻灵敏度和第三蚀刻灵敏度不同。
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公开(公告)号：CN108122887A
公开(公告)日：2018-06-05
申请号：CN201710280887.8
申请日：2017-04-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L27/02 , H01L27/092 , H01L21/8238
CPC classification number: H01L27/092 , H01L21/76897 , H01L21/823814 , H01L21/823871 , H01L23/5226 , H01L23/528 , H01L27/0207 , H01L27/11807
Abstract: 一种半导体装置包括：有源区，包括源极/漏极区；以及多个多晶硅条带，相互间隔开且跨越所述有源区沿第一方向排列。所述第一方向与所述有源区的长度方向实质上垂直。第一金属图案配置于所述多晶硅条带上且沿所述第一方向排列。多个第一内连线插塞夹置于所述多晶硅条带与所述第一金属图案之间以及所述有源区与所述第一金属图案之间。所述第一内连线插塞的位置沿所述第一方向变化。
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公开(公告)号：CN108122833A
公开(公告)日：2018-06-05
申请号：CN201711103608.7
申请日：2017-11-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
CPC classification number: H01L21/76897 , H01L21/02126 , H01L21/02164 , H01L21/02167 , H01L21/0217 , H01L21/02178 , H01L21/31111 , H01L21/76816 , H01L21/76832 , H01L21/76834 , H01L21/76877 , H01L21/76883 , H01L21/76885 , H01L23/5226 , H01L23/528 , H01L23/53209 , H01L23/53228 , H01L23/53257 , H01L23/53295 , H01L21/76802
Abstract: 一种自对准通孔及利用由双重沟槽约束的自对准工艺形成所述通孔来制作半导体装置的方法。所述方法包括形成第一沟槽及在所述第一沟槽中沉积第一金属。此后，所述工艺包括在第一金属之上沉积介电层，使得所述介电层的顶表面处于与第一沟槽的顶表面实质上相同的水平高度。接下来，形成第二沟槽且通过蚀刻介电层的被第一沟槽与所述第二沟槽之间的重叠区暴露出的部分来形成通孔。通孔暴露出第一金属的一部分，且在第二沟槽中沉积第二金属，使得所述第二金属电耦合到所述第一金属。
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公开(公告)号：CN106997406A
公开(公告)日：2017-08-01
申请号：CN201611021379.X
申请日：2016-11-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072 , G06F17/5081 , G06F2217/12 , Y02P90/265
Abstract: 本发明的实施例提供了由至少一个处理器执行布局修正方法。布局修正方法包括：通过至少一个处理器分析电路单元布局的多个具体布局部分的分配，以从多个具体布局部分确定第一具体布局部分和第二具体布局部分；通过至少一个处理器确定第一具体布局部分和第二具体布局部分是否耦合至第一信号等级；以及当第一具体布局部分和第二具体布局部分耦合至第一信号等级时，通过至少一个处理器将第一具体布局部分和第二具体布局部分合并为第一合并的布局部分。
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Patent Agency Ranking
公开(公告)号：CN110556362B
公开(公告)日：2025-04-18
申请号：CN201910462226.6
申请日：2019-05-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H10D84/03 , H10D84/83
Abstract: 本发明实施例涉及一种集成背侧电源网格的半导体装置及其相关的集成电路与制造方法，所述半导体装置包含衬底、介电区、多个导电区、第一导电轨及导电结构。所述介电区位于所述衬底上。所述多个导电区位于所述介电区上。所述第一导电轨位于所述介电区内，且电连接到所述多个导电区的第一导电区。所述导电结构经布置以穿透所述衬底且形成于所述第一导电轨下方。所述导电结构电连接到所述第一导电轨。
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公开(公告)号：CN108122901B
公开(公告)日：2022-10-28
申请号：CN201710669088.X
申请日：2017-08-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/088 , H01L27/06
Abstract: 一种集成电路包括衬底以及形成于所述衬底上的第一组功能胞单元(functional cell unit)。每一所述功能胞单元包括具有不同阈值电压的一对功能单元以及位于其所述功能单元(functional cell)之间的填充单元(filler cell)。所述第一组功能胞单元中的所述功能胞单元的数目等于或大于第二组功能胞单元的数目，每一所述第二组功能胞单元包括具有不同阈值电压且彼此贴靠(abut)的一对功能单元。如此一来，能够减小所述集成电路的泄漏电流(leakage current)。
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公开(公告)号：CN110046369B
公开(公告)日：2022-10-18
申请号：CN201811432814.7
申请日：2018-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/394
Abstract: 本发明的实施例提供了一种集成电路结构，包括：在第一方向上延伸的第一多个单元行，第一多个单元行的每个均具有第一行高度并且包括设置在其中的多个第一单元；以及在第一方向上延伸的第二多个单元行，第二多个单元行的每个均具有与第一行高度不同的第二行高度，并且包括设置在其中的多个第二单元。多个第一单元包括第一多个有源区域，第一多个有源区域的每个均在第一方向上连续地延伸横跨多个第一单元，并且，多个第二单元包括第二多个有源区域，第二多个有源区域的每个均在第一方向上连续地延伸横跨多个第二单元。本发明的实施例还提供了集成电路结构的设计系统。
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公开(公告)号：CN107294517B
公开(公告)日：2022-10-04
申请号：CN201710235870.0
申请日：2017-04-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K17/687
Abstract: 一种半导体开关结构的实施例，包含源极接触、漏极接触、栅极与鳍片。接触与栅极沿着第一方向延伸并且在垂直第一方向的第二方向上彼此间隔。栅极散布于接触之间。鳍片位于接触与栅极两者之下。鳍片沿第二方向延伸并且在第一方向上彼此间隔。接触柱延伸穿过接触之一，并且未碰触栅极或鳍片。栅极柱延伸穿过栅极之一，并且未碰触接触或鳍片。接触‑栅极柱与接触与栅极碰触，但未与鳍片碰触。
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公开(公告)号：CN108122833B
公开(公告)日：2021-09-21
申请号：CN201711103608.7
申请日：2017-11-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 一种自对准通孔及利用由双重沟槽约束的自对准工艺形成所述通孔来制作半导体装置的方法。所述方法包括形成第一沟槽及在所述第一沟槽中沉积第一金属。此后，所述工艺包括在第一金属之上沉积介电层，使得所述介电层的顶表面处于与第一沟槽的顶表面实质上相同的水平高度。接下来，形成第二沟槽且通过蚀刻介电层的被第一沟槽与所述第二沟槽之间的重叠区暴露出的部分来形成通孔。通孔暴露出第一金属的一部分，且在第二沟槽中沉积第二金属，使得所述第二金属电耦合到所述第一金属。
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