公开(公告)号：CN109599386B

公开(公告)日：2020-11-20

申请号：CN201811132804.1

申请日：2018-09-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志良 ,  庄正吉 ,  赖志明 ,  吴佳典 ,  杨超源 ,  杨惠婷 ,  曾健庭 ,  刘如淦 ,  林威呈 ,  周雷峻 ,  赖韦安

IPC: H01L23/528 ,  H01L21/768

Abstract: 本发明描述了一种具有局部互连结构的装置。该装置可包括第一晶体管、第二晶体管、第一互连结构、第二互连结构和第三互连结构。局部互连结构可以耦合至第一晶体管和第二晶体管的栅极端子，并且在与连接至地和电源电压的参考金属线相同的互连层级处进行布线。第一互连结构可以耦合至第一晶体管的源极/漏极端子并且在局部互连结构之上进行布线。第二互连结构可以耦合至第二晶体管的源极/漏极端子并且在局部互连结构之上进行布线。第三互连结构可以在局部互连结构之上并且在与第一互连结构和第二互连结构相同的互连层级处布线。本发明的实施例还提供了局部互连结构、半导体集成电路装置及其制造方法。

公开(公告)号：CN109427768B

公开(公告)日：2020-10-30

申请号：CN201811001159.X

申请日：2018-08-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭士玮 ,  陈志良 ,  杨超源 ,  庄惠中 ,  曾健庭 ,  陈顺利 ,  林威呈

IPC: H01L27/02

Abstract: 一种形成集成电路的方法包括：通过处理器基于设计规则组生成集成电路的布局设计并且基于该布局设计制造集成电路。该集成电路具有第一栅极。生成布局设计包括生成栅极布局图案组，生成切割部件布局图案并生成第一通孔布局图案。切割部件布局图案在第一方向上延伸、位于第一布局层级上并且与至少第一栅极布局图案重叠。栅极布局图案组在第二方向上延伸并位于第一布局层级上。第一通孔布局图案位于第一栅极布局图案上方、并且在第二方向上通过第一距离与切割部件布局图案分离。第一距离满足第一设计规则。本发明还提供了集成电路。

公开(公告)号：CN111415904A

公开(公告)日：2020-07-14

申请号：CN202010251060.6

申请日：2014-09-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志良 ,  赖志明 ,  萧锦涛 ,  刘如淦 ,  沈孟弘 ,  刘俊宏 ,  宋淑惠 ,  杨超源

IPC: H01L21/768 ,  H01L21/8234 ,  H01L23/522 ,  H01L23/528 ,  H01L23/532 ,  H01L23/535 ,  H01L27/088 ,  H01L29/40 ,  H01L29/423 ,  H01L29/45 ,  H01L21/336

Abstract: 本发明提供了一种半导体器件及其形成方法。该半导体器件包括：衬底，具有源极/漏极区域以及位于源极/漏极区域之间的沟道区域；栅极结构，位于衬底上方并邻近沟道区域；源极/漏极接触件，位于源极/漏极区域上方并且电连接至源极/漏极区域；以及位于所述源极/漏极接触件上方的接触件保护层。栅极结构包括栅极堆叠件和间隔件。源极/漏极接触件的顶面低于间隔件的顶面，间隔件的顶面与接触件保护层的顶面基本共面。接触件保护层防止在栅极堆叠件上方形成栅极通孔时栅极堆叠件与源极/漏极区域之间产生意外短路。因此，栅极通孔可以形成在栅极堆叠件的任意部分上方，甚至从俯视角度看时，形成在与沟道区域重叠的区域中。

公开(公告)号：CN107403802B

公开(公告)日：2020-05-22

申请号：CN201710351861.8

申请日：2017-05-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨超源 ,  陈志良 ,  赖志明 ,  曾健庭 ,  陈顺利 ,  萧锦涛 ,  彭士玮 ,  陈俊光 ,  刘如淦

IPC: H01L27/088 ,  H01L21/8234

Abstract: 一种形成半导体结构的方法包括以下操作。栅极结构设置于半导体结构的衬底的第一有源区、第二有源区和非有源区上方。第一有源区和第二有源区由非有源区间隔开。触点设置于第一有源区和第二有源区上方。至少一个栅极通孔设置于第一有源区或第二有源区上方。所述至少一个栅极通孔与栅极结构电耦合。至少一个局域互连选择性地设置于非有源区上方，以将位于第一有源区上方的至少一个触点耦合到第二有源区上方的至少一个触点。本发明实施例涉及半导体结构及其方法。

公开(公告)号：CN110021522A

公开(公告)日：2019-07-16

申请号：CN201811446618.5

申请日：2018-11-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 周雷峻 ,  陈志良 ,  曾健庭 ,  赖志明 ,  刘如淦 ,  杨超源

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/423 ,  H01L29/78

Abstract: 半导体器件包括：掩埋金属线，设置在半导体衬底中；第一介电材料，位于掩埋金属线的第一侧壁上，和第二介电材料，位于掩埋金属线的第二侧壁上；第一多个鳍，设置为邻近掩埋金属线的第一侧壁；第二多个鳍，设置为邻近掩埋金属线的第二侧壁；第一金属栅极结构，位于第一多个鳍上和掩埋金属线上，其中第一金属栅极结构延伸穿过第一介电材料以接触掩埋金属线，以及第二金属栅极结构，位于第二多个鳍上和掩埋金属线上。本发明的实施例还涉及用于FinFET器件的掩埋金属和方法。

公开(公告)号：CN109427768A

公开(公告)日：2019-03-05

申请号：CN201811001159.X

申请日：2018-08-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭士玮 ,  陈志良 ,  杨超源 ,  庄惠中 ,  曾健庭 ,  陈顺利 ,  林威呈

IPC: H01L27/02

Abstract: 一种形成集成电路的方法包括：通过处理器基于设计规则组生成集成电路的布局设计并且基于该布局设计制造集成电路。该集成电路具有第一栅极。生成布局设计包括生成栅极布局图案组，生成切割部件布局图案并生成第一通孔布局图案。切割部件布局图案在第一方向上延伸、位于第一布局层级上并且与至少第一栅极布局图案重叠。栅极布局图案组在第二方向上延伸并位于第一布局层级上。第一通孔布局图案位于第一栅极布局图案上方、并且在第二方向上通过第一距离与切割部件布局图案分离。第一距离满足第一设计规则。本发明还提供了集成电路。

公开(公告)号：CN108122984A

公开(公告)日：2018-06-05

申请号：CN201710965516.3

申请日：2017-10-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧锦涛 ,  陈志良 ,  赖志明 ,  杨超源 ,  杨惠婷 ,  高克斌 ,  刘如淦 ,  陈顺利

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/308

Abstract: 本发明的实施例提供了一种用于半导体器件的导体及其制造方法，该方法包括：在基底上形成结构；以及从结构中消除第一组的构件的所选择的部分和第二组的构件的所选择的部分。该结构包括：平行于第一方向布置的覆盖的第一导体；以及平行于覆盖的第一导体布置并且与覆盖的第一导体交织的覆盖的第二导体。覆盖的第一导体组织成至少第一组和第二组。第一组的每个构件均具有第一蚀刻灵敏度的第一盖。第二组的每个构件均具有第二蚀刻灵敏度的第二盖。每个覆盖的第二导体均具有第三蚀刻灵敏度。第一蚀刻灵敏度、第二蚀刻灵敏度和第三蚀刻灵敏度不同。

公开(公告)号：CN108122833A

公开(公告)日：2018-06-05

申请号：CN201711103608.7

申请日：2017-11-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志良 ,  庄正吉 ,  赖志明 ,  吴佳典 ,  杨超源 ,  曾健庭 ,  萧锦涛 ,  刘如淦 ,  林威呈 ,  周雷峻

IPC: H01L21/768

CPC classification number: H01L21/76897 ,  H01L21/02126 ,  H01L21/02164 ,  H01L21/02167 ,  H01L21/0217 ,  H01L21/02178 ,  H01L21/31111 ,  H01L21/76816 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76877 ,  H01L21/76883 ,  H01L21/76885 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53209 ,  H01L23/53228 ,  H01L23/53257 ,  H01L23/53295 ,  H01L21/76802

Abstract: 一种自对准通孔及利用由双重沟槽约束的自对准工艺形成所述通孔来制作半导体装置的方法。所述方法包括形成第一沟槽及在所述第一沟槽中沉积第一金属。此后，所述工艺包括在第一金属之上沉积介电层，使得所述介电层的顶表面处于与第一沟槽的顶表面实质上相同的水平高度。接下来，形成第二沟槽且通过蚀刻介电层的被第一沟槽与所述第二沟槽之间的重叠区暴露出的部分来形成通孔。通孔暴露出第一金属的一部分，且在第二沟槽中沉积第二金属，使得所述第二金属电耦合到所述第一金属。

公开(公告)号：CN106997406A

公开(公告)日：2017-08-01

申请号：CN201611021379.X

申请日：2016-11-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧锦涛 ,  赖志明 ,  杨惠婷 ,  赖瑞尧 ,  陈志良 ,  陈俊光 ,  刘如淦 ,  陈燕铭 ,  杨超源 ,  温宗尧

IPC: G06F17/50

CPC classification number: G06F17/5072 ,  G06F17/5081 ,  G06F2217/12 ,  Y02P90/265

Abstract: 本发明的实施例提供了由至少一个处理器执行布局修正方法。布局修正方法包括：通过至少一个处理器分析电路单元布局的多个具体布局部分的分配，以从多个具体布局部分确定第一具体布局部分和第二具体布局部分；通过至少一个处理器确定第一具体布局部分和第二具体布局部分是否耦合至第一信号等级；以及当第一具体布局部分和第二具体布局部分耦合至第一信号等级时，通过至少一个处理器将第一具体布局部分和第二具体布局部分合并为第一合并的布局部分。

公开(公告)号：CN120035218A

公开(公告)日：2025-05-23

申请号：CN202510130324.5

申请日：2025-02-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 巫承霖 ,  陈志良 ,  卢麒友 ,  周雅琪 ,  黎家豪

IPC: H10D84/85 ,  H01L23/528 ,  H10D84/03

Abstract: 集成电路器件包括沿行方向彼此相邻的第一和第二位电路、沿行方向相互相邻的第三和第四位电路以及沿列方向排列的第一列输出引脚。第一和第二位电路包括在行方向上延伸的第一至第四电源轨和第一至第六有源区，第三和第四位电路包括沿行方向延伸的第四电源轨道、第五至第七电源轨和第七至第十二有源区。第一列输出引脚包括与第二位电路相邻的第一和第二输出引脚，它们分别与第一和第二位电路相连，以及与第四位电路相邻且分别与第三和第四位电路相连的第三和第一输出引脚。本申请的实施例还涉及制造集成电路器件的方法。