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公开(公告)号：CN118742039A
公开(公告)日：2024-10-01
申请号：CN202310994386.1
申请日：2023-08-08
申请人： 爱思开海力士有限公司
发明人： 李南宰
摘要： 本申请涉及半导体装置及半导体装置的制造方法。一种半导体装置包括第一块字线和位于第一块字线中的第一沟道层。半导体装置包括连接至第一沟道层并且位于第一块字线上的源极焊盘以及连接至第一沟道层并且位于第一块字线上的第一漏极焊盘。半导体装置包括连接至源极焊盘的全局字线以及连接至第一漏极焊盘的第一局部字线。
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公开(公告)号：CN118251010A
公开(公告)日：2024-06-25
申请号：CN202410585971.0
申请日：2024-05-11
申请人： 北京超弦存储器研究院
摘要： 本发明涉及一种半导体器件及其制造方法、电子设备，半导体器件包括存储单元。存储单元包括写入晶体管与读取晶体管。写入晶体管包括沿第二方向延伸的写入栅极、依次环绕写入栅极的写入栅介质层以及写入沟道层，且写入沟道层连接写入位线。读取晶体管与写入晶体管沿第一方向排列，包括读取沟道层、第一栅介质层、读取浮栅、第二栅介质层以及读取控制栅，读取沟道层呈环形，且环形的轴线沿第二方向延伸，第一栅介质层和读取浮栅依次环绕读取沟道层的外侧壁设置，第二栅介质层以及读取控制栅在第三方向上依次位于读取浮栅的外侧壁。本发明可以便于将读取字线设置在读取晶体管的侧面，从而可以便于降低存储单元的单元面积。
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公开(公告)号：CN110534524B
公开(公告)日：2024-06-18
申请号：CN201910276163.5
申请日：2019-04-08
申请人： 三星电子株式会社
摘要： 公开了一种垂直半导体装置，该垂直半导体装置包括其中绝缘图案和导电图案交替且重复地堆叠在基底上的导电图案结构。导电图案结构包括具有阶梯形状的边缘部分。导电图案中的每个导电图案包括与边缘部分中的阶梯的上表面对应的垫区域。垫导电图案被设置为接触垫区域的上表面的一部分。掩模图案设置在垫导电图案的上表面上。接触塞穿透掩模图案以接触垫导电图案。
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公开(公告)号：CN118102723A
公开(公告)日：2024-05-28
申请号：CN202410471483.7
申请日：2024-04-19
申请人： 江苏帝奥微电子股份有限公司
摘要： 本发明公开了一种EEPROM单元、晶体结构及制备工艺，包含浮栅控制电容、浮栅擦除隧穿电容、浮栅写入隧穿电容、浮栅MOS管和浮栅多晶硅齐纳管。本发明采用两个隧穿电容可以将进行擦除操作的浮栅多晶硅阱电容和进行写入操作的浮栅多晶硅阱电容分开，可以实现隧穿电容的擦写次数提升至现有技术的2倍以上。另外，本发明集成了多晶硅稳压二极管，在擦写的高压施加时，浮栅的保护稳压二极管会实现瞬态的钳位，降低浮栅MOS管的浮栅与源漏之间的压降，从而减少了擦写时高压对浮栅MOS栅氧化层的应力冲击，提升了可靠性。
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公开(公告)号：CN112805833B
公开(公告)日：2024-05-24
申请号：CN202080004452.0
申请日：2020-12-25
申请人： 长江存储科技有限责任公司
发明人： 张中
摘要： 3D存储器件包括包含存储块的存储堆叠层。该存储块在第一横向方向上包括第一存储阵列结构、阶梯结构、第二存储阵列结构，并且在第二横向方向上包括多个串。阶梯结构包括阶梯区域和与阶梯区域相邻的桥结构。3D存储器件还包括SSG切口结构。SSG切口结构包括在第一串和第二串之间的第一部分，并且在第一横向方向上在桥结构中延伸。阶梯区域包括通过桥结构电连接到第一串中的第一存储单元的第一阶梯和通过桥结构电连接到第一存储阵列结构中的第二串中的第二存储单元的第二阶梯。
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公开(公告)号：CN111326517B
公开(公告)日：2024-05-24
申请号：CN201910840843.5
申请日：2019-09-06
申请人： 三星电子株式会社
摘要： 本发明涉及包括间隔物的半导体器件和制造该半导体器件的方法。该半导体器件包括：衬底；第一杂质注入区域和第二杂质注入区域，在衬底上并彼此间隔开；存储节点接触，与第一杂质注入区域接触，存储节点接触包括具有第一宽度的上接触和在上接触的下部处的具有大于第一宽度的第二宽度的下接触；位线，电连接到第二杂质注入区域并配置为跨过衬底；位线节点接触，在位线和第二杂质注入区域之间；以及间隔物，在存储节点接触和位线之间以及存储节点接触和位线节点接触之间。
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公开(公告)号：CN117956797A
公开(公告)日：2024-04-30
申请号：CN202311400546.1
申请日：2023-10-26
申请人： 三星电子株式会社
摘要： 一种半导体存储器件可以包括：包括单元阵列区和外围电路区的衬底；在衬底的单元阵列区上的有源图案；在衬底的外围电路区上的外围有源图案；设置在外围有源图案的顶表面上的外围栅电极；提供在单元阵列区上以覆盖有源图案的顶表面的第一层间绝缘图案；以均匀的厚度覆盖第一层间绝缘图案和外围栅电极的第一蚀刻停止层；以及设置在第一蚀刻停止层上和外围电路区中的第二层间绝缘图案。在单元阵列区中，第二层间绝缘图案可以具有与第一蚀刻停止层的顶表面位于基本相同的水平的顶表面。
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公开(公告)号：CN117898035A
公开(公告)日：2024-04-16
申请号：CN202280058646.8
申请日：2022-08-25
申请人： 美光科技公司
IPC分类号： H10B41/40 , H10B43/40 , H10B41/50 , H10B43/50 , H10B41/35 , H10B43/35 , H10B41/27 , H10B43/27 , G11C16/04
摘要： 一种设备可包含包括多个串联连接的存储器单元串的存储器单元阵列、数据线、位于所述数据线与第一串联连接的存储器单元串之间的第一场效应晶体管，以及位于所述数据线与第二串联连接的存储器单元串之间的第二场效应晶体管，其中所述第一场效应晶体管的控制栅极连接到所述第二场效应晶体管的控制栅极，并且其中所述第一场效应晶体管的沟道经制造为具有第一阈值电压且所述第二场效应晶体管的沟道经制造为具有不同于所述第一阈值电压的第二阈值电压。
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公开(公告)号：CN111742409B
公开(公告)日：2024-04-09
申请号：CN201880039837.3
申请日：2018-11-19
申请人： 美光科技公司
摘要： 一些实施例包含一种存储器阵列，所述存储器阵列具有竖直堆叠的存储器单元。所述存储器单元中的每个存储器单元包含与电荷存储装置耦合的晶体管，并且所述晶体管中的每个晶体管具有能带隙大于2电子伏特的沟道材料。一些实施例包含一种存储器阵列，所述存储器阵列具有沿竖直方向延伸的数位线和沿水平方向延伸的字线。所述存储器阵列包含存储器单元，其中所述存储器单元中的每个存储器单元由所述数位线之一和所述字线之一的组合唯一地寻址。所述存储器单元中的每个存储器单元包含具有GaP沟道材料的晶体管。所述晶体管中的每个晶体管具有通过所述GaP沟道材料彼此间隔开的第一源极/漏极区和第二源极/漏极区。所述第一源极/漏极区与所述数位线耦合，并且所述存储器单元中的每个存储器单元包含与所述相关联的晶体管的所述第二源极/漏极区耦合的电容器。公开了其它实施例。
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公开(公告)号：CN114023753B
公开(公告)日：2024-03-29
申请号：CN202111294868.3
申请日：2021-11-03
申请人： 中国电子科技集团公司第五十八研究所
摘要： 本发明公开一种Flash开关单元结构的制备方法，属于微电子器件领域。在同一衬底上制备编程管T1、信号传输管T2和擦除管T3。编程管T1用来进行单元的编程操作、擦除管T3用来进行单元的擦除操作、信号传输管T2与外围逻辑电路相连负责信号的传输。由于编程和擦除时电子隧穿的路径不一样，极大的提升了隧道氧化层的寿命，改善了Flash开关单元的耐久性和电荷保持寿命，有望用作高可靠的配置单元应用于Flash型FPGA中去。
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