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公开(公告)号：CN110634799B
公开(公告)日：2022-04-08
申请号：CN201811354151.1
申请日：2018-11-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本公开涉及用于形成半导体器件的方法以及半导体器件。一种方法包括：跨半导体区域上方形成第一和第二虚设栅极堆叠；形成ILD以将第一和第二虚设栅极堆叠嵌入其中；分别用第一和第二替换栅极堆叠替换第一和第二虚设栅极堆叠；执行第一刻蚀工艺以形成第一开口。移除第一替换栅极堆叠的一部分和第二替换栅极堆叠的一部分。该方法还包括：填充第一开口以形成电介质隔离区域；执行第二刻蚀工艺以形成第二开口，其中，ILD被刻蚀，并且电介质隔离区域暴露于第二开口；在第二开口中形成接触间隔件；并且在第二开口中填充接触插塞。接触插塞在接触间隔件的相对部分之间。
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公开(公告)号：CN109427896B
公开(公告)日：2021-12-17
申请号：CN201711276681.4
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/417
Abstract: 提供一种半导体装置的形成方法，包括：提供一结构；蚀刻第一和第二介电层以暴露第一和第二S/D特征；掺杂一p‑型掺质至第一和第二S/D特征；以及在掺杂p‑型掺质之后，对第一和第二S/D特征实施一选择性蚀刻制程，其中比起使第二S/D特征凹陷，选择性蚀刻制程较快地使第一S/D特征凹陷。上述结构包括：一基板；一第一栅极结构和一第二栅极结构，位于基板之上；一第一源极/漏极(S/D)特征及一第二S/D特征，位于基板之上，其中第一S/D特征与第一栅极结构相邻，第二S/D特征与第二栅极结构相邻，且第一和第二S/D特征包括不同的材料；一第一介电层，位于第一和第二栅极结构的侧壁之上且位于第一和第二S/D特征之上；以及一第二介电层，位于第一介电层之上。
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公开(公告)号：CN113725163A
公开(公告)日：2021-11-30
申请号：CN202110717995.3
申请日：2021-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 提供一种半导体装置的形成方法，包含接收工作件。工作件包含栅极结构；第一栅极间隔物部件；第二栅极间隔物部件；在栅极结构、第一栅极间隔物部件以及第二栅极间隔物部件上方的栅极顶部介电质部件；在第一源极/漏极区上方的第一源极/漏极部件；在第二源极/漏极区上方的第二源极/漏极部件；在第一源极/漏极部件上方的第一介电层；以及在第二源极/漏极部件上方的第二介电层。方法还包含以第一硬遮罩层取代第一介电层的顶部部分；在第二介电层被暴露的同时，在第一硬遮罩层上方形成第二硬遮罩层；蚀刻第二介电层以形成源极/漏极接触件开口并且暴露出第二源极/漏极部件；以及在第二源极/漏极部件上方形成源极/漏极接触件。
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公开(公告)号：CN112582475A
公开(公告)日：2021-03-30
申请号：CN202011001154.4
申请日：2020-09-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L27/088 , H01L21/8234
Abstract: 一种半导体结构，包括：鳍片，从半导体基板突出；第一金属栅极堆叠及第二金属栅极堆叠，设置在鳍片上；以及介电部件，定义第一金属栅极堆叠及第二金属栅极堆叠各自的侧壁。此外，介电部件包括双层结构，其中第一层的侧壁由第二层定义，以及其中第一层在组成上不同于第二层。
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公开(公告)号：CN112234059A
公开(公告)日：2021-01-15
申请号：CN202010401821.1
申请日：2020-05-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本公开提供半导体装置及其形成方法。根据一实施例的半导体装置包含第一栅极堆叠、第二栅极堆叠、设置在第一栅极堆叠和第二栅极堆叠之间的第一源极/漏极部件以及在第一源极/漏极部件上方并与第一源极/漏极部件电耦合的源极/漏极接触件。源极/漏极接触件与第一栅极堆叠和第二栅极堆叠中的每一个由设置在源极/漏极接触件的侧壁上的内间隔物、第一气隙、第一栅极间隔物和第二气隙隔开，第一气隙和第二气隙由第一栅极间隔物隔开。
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Patent Agency Ranking
公开(公告)号：CN109427669B
公开(公告)日：2020-10-30
申请号：CN201711257771.9
申请日：2017-12-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/336
Abstract: 一种方法包括提供具有隔离结构、邻近隔离结构且高于隔离结构的鳍以及位于鳍和隔离结构上方的栅极结构的器件结构。隔离结构、鳍和栅极结构限定位于鳍上方的第一沟槽和位于隔离结构上方的第二沟槽。该方法进一步包括在栅极结构、鳍和隔离结构上方形成第一接触蚀刻停止层(CESL)；在第一CESL上方沉积第一层间介电(ILD)层并填充第一沟槽和第二沟槽；以及凹进第一ILD层，从而使得去除第一沟槽中的第一ILD层，并且将第二沟槽中的第一ILD层凹进至与鳍的顶面大致齐平的水平处。本发明实施例涉及减少半导体制造中接触件深度变化的方法。
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公开(公告)号：CN111128884A
公开(公告)日：2020-05-08
申请号：CN201910956791.8
申请日：2019-10-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 在实施例中，一种方法包括：形成差分接触蚀刻停止层(CESL)，具有源极/漏极区域上方的第一部分和沿栅堆叠件的第二部分，源极/漏极区域在衬底中，栅极堆叠件在靠近源极/漏极区域的衬底上方，第一部分的第一厚度大于第二部分的第二厚度；在差分CESL上方沉积第一层间电介质(ILD)；在第一ILD中形成源极/漏极接触开口；沿源极/漏极接触开口的侧壁形成接触间隔件；在形成接触间隔件后，使源极/漏极接触开口延伸穿过差分CESL；和在延伸的源极/漏极接触开口中形成第一源极/漏极接触件，第一源极/漏极接触件物理和电耦合源极/漏极区域，接触间隔件将第一源极/漏极接触件与第一ILD物理地分隔开。本发明的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN110875190A
公开(公告)日：2020-03-10
申请号：CN201910816465.7
申请日：2019-08-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 半导体制造的方法包括提供半导体结构，该半导体结构具有衬底以及位于衬底之上的第一、第二、第三和第四鳍。该方法还包括在第一和第二鳍上形成n型外延源极/漏极(S/D)部件，在第三和第四鳍上形成p型外延S/D部件，以及对半导体结构实施选择性蚀刻工艺以去除n型外延S/D部件和p型外延S/D部件的上部，使得从n型外延S/D部件比从p型外延S/D部件去除更多。本发明的实施例还涉及半导体器件。
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公开(公告)号：CN110634799A
公开(公告)日：2019-12-31
申请号：CN201811354151.1
申请日：2018-11-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本公开涉及用于形成半导体器件的方法以及半导体器件。一种方法包括：跨半导体区域上方形成第一和第二虚设栅极堆叠；形成ILD以将第一和第二虚设栅极堆叠嵌入其中；分别用第一和第二替换栅极堆叠替换第一和第二虚设栅极堆叠；执行第一刻蚀工艺以形成第一开口。移除第一替换栅极堆叠的一部分和第二替换栅极堆叠的一部分。该方法还包括：填充第一开口以形成电介质隔离区域；执行第二刻蚀工艺以形成第二开口，其中，ILD被刻蚀，并且电介质隔离区域暴露于第二开口；在第二开口中形成接触间隔件；并且在第二开口中填充接触插塞。接触插塞在接触间隔件的相对部分之间。
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公开(公告)号：CN109860050A
公开(公告)日：2019-06-07
申请号：CN201810808581.X
申请日：2018-07-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/8234
Abstract: 提供一种半导体制作方法，其包括：提供一装置结构，其具有隔离结构、与隔离结构相邻的鳍状物、鳍状物与隔离结构上的多个栅极结构；该装置结构还具有位于隔离结构与鳍状物之上以及栅极结构之间的一个或多个介电层、鳍状物上的第一接点孔、以及隔离结构上的第二接点孔。该方法还包括沉积一保护层并以等离子体处理该保护层，使第一接点孔中的保护层与第二接点孔中的保护层在蚀刻工艺中具有不同的蚀刻选择性；以及蚀刻保护层，以蚀刻穿过第一接点孔的下表面上的保护层，但不蚀刻穿过第二接点孔的下表面上的保护层。该方法能够避免在接点结构底部形成空洞，进而提高接点结构的使用可靠性。此外，该方法能够简化工艺，且易于整合至现有的半导体工艺中。
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