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公开(公告)号：CN105304623A
公开(公告)日：2016-02-03
申请号：CN201410807998.6
申请日：2014-12-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: G06F17/5072 , H01L27/0207 , H01L27/092
Abstract: 本发明提供了用于集成电路的布局设计的系统和方法。一种用于集成电路的布局设计的系统和方法以及一种集成电路。该方法包括将第一掩模图案的所有导电线路沿第一方向布置，其中，第一掩模图案的导电线路位于第一导电层中。该方法还包括将第二掩模图案的所有导电线路沿第一方向布置，其中，第二掩模图案的导电线路位于第一导电层中，并且第二掩模图案在不同于第一方向的第二方向上偏离第一掩模图案。
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公开(公告)号：CN102841956B
公开(公告)日：2015-09-02
申请号：CN201210005669.0
申请日：2012-01-09
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G03F1/70 , G06F17/504 , G06F17/5072 , H01L2924/0002 , H01L2924/00
Abstract: 一种方法，包括：选择出存储在非瞬态计算机可读存储介质中的单元，将多个单元布置在半导体器件的模型上，以及基于该半导体器件的模型形成该半导体器件的掩模。该单元是根据设计规则设计的，在该设计规则中第一电源连接通孔所符合的标准选自包含以下标准的组：i)第一电源连接通孔与第二电源连接通孔间隔开的距离大于使得通孔能够通过单光刻单蚀刻工艺制造的阈值距离，或者ii)第一电源连接通孔与基本上平行的第一导线和第二导线相连接，该第一导线和第二导线沿着直接邻近的轨道延伸。本发明还提供了一种单元结构及方法。
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公开(公告)号：CN104377196A
公开(公告)日：2015-02-25
申请号：CN201310535364.5
申请日：2013-11-01
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0207 , G06F17/5068 , H01L27/11807 , H01L2027/11875
Abstract: 本发明实施例公开的标准单元的布局存储在非瞬时性计算机可读介质上并且包括第一导电图案、第二导电图案，多个有源区图案以及第一中央导电图案。多个有源区图案彼此隔离并且布置在位于第一导电图案和第二导电图案之间的第一行和第二行中。第一行邻近第一导电图案并且包括多个有源区图案中的第一有源区图案和第二有源区图案。第二行邻近第二导电图案并且包括多个有源区图案中的第三有源区图案和第四有源区图案。第一中央导电图案布置在第一有源区图案和第二有源区图案之间。第一中央导电图案与第一导电图案重叠。本发明还公开了标准单元布局、具有工程更改指令单元的半导体器件及方法。
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公开(公告)号：CN102738218B
公开(公告)日：2015-01-07
申请号：CN201110426055.5
申请日：2011-12-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/417 , H01L27/092
Abstract: 本发明公开一种集成电路，包括用于第一类型晶体管的第一扩散区域。第一类型晶体管包括第一漏极区和第一源极区。用于第二类型晶体管的第二扩散区域与第一扩散区域分离。第二类型晶体管包括第二漏极区和第二源极区。栅电极在布线方向上跨过第一扩散区域和第二扩散区域连续地延伸。第一金属结构与第一源极区电连接。第二金属结构与第二漏极区电连接。第三金属结构设置在第一和第二金属结构之上并且与其电连接。第一金属结构的宽度基本等于或大于第三金属结构的宽度。
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公开(公告)号：CN102682154B
公开(公告)日：2014-11-12
申请号：CN201210063784.3
申请日：2012-03-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F17/505 , G06F2217/72
Abstract: 一种设计集成电路的方法包括：限定出覆盖集成电路的第一金属层的部分和第二金属层的部分中的至少一个的至少一个伪层，第二金属层设置在第一金属层上方，集成电路的第一金属层、第二金属层以及栅电极具有相同的布线方向；以及对与被伪层覆盖的第一金属层的部分和第二金属层的部分中的至少一个对应的文件执行逻辑运算，从而确定第一金属层的部分和第二金属层的部分中的至少一个的尺寸。本发明还提供了一种设计集成电路的系统和方法。
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Patent Agency Ranking
公开(公告)号：CN102820280A
公开(公告)日：2012-12-12
申请号：CN201210005698.7
申请日：2012-01-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768
CPC classification number: H01L21/7681 , H01L21/31144 , H01L21/76811 , H01L21/76813 , H01L21/76816 , H01L21/76877 , H01L23/522 , H01L23/5226 , H01L23/528 , H01L23/5283 , H01L2924/0002 , H01L2924/00
Abstract: 一种集成电路结构包括：半导体衬底，以及位于半导体衬底上方的第一金属层。第一金属层具有第一最小间距。第二金属层位于第一金属层上方。第二金属层具有小于第一最小间距的第二最小间距。本发明还提供了一种用于集成电路的非分层式金属层。
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公开(公告)号：CN100539140C
公开(公告)日：2009-09-09
申请号：CN200610058459.2
申请日：2006-03-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/528 , H01L21/82 , H01L21/768
CPC classification number: H01L27/118 , G03F1/36 , H01L27/0207 , H01L27/115
Abstract: 本发明提供一种半导体装置及其制造方法、半导体装置结构，所述半导体装置包括具有功能图案的多个层，该半导体装置是至少部分由该功能图案构成。该多个层中至少一层进一步包含非功能图案，其中该非功能图案是于该至少一层的功能图案之邻，以形成该至少一层的一组合图案，使得该组合图案的特征密度平衡。本发明所述半导体装置及其制造方法、半导体装置结构，其非功能图案可平衡功能装置，提供各装置层一个相对来说更一致的元件配置，且进一步增进了特征尺寸的一致性。而且，由于特征可靠性和一致性的改善，也可以使得蚀刻偏差得以减少，进而可以增进装置的整体良率。
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公开(公告)号：CN101207380A
公开(公告)日：2008-06-25
申请号：CN200710181912.3
申请日：2007-10-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185
CPC classification number: H03K3/35613
Abstract: 本发明涉及一种电压电平转换器，该电压电平转换器包括：一第一P型金属氧化物半导体(PMOS)晶体管，该第一PMOS晶体管具有分别与一输入端、一第一正电压电源和一第二正电压电源连接的一栅极、一源极和一基质；以及一第二PMOS晶体管，该第二PMOS晶体管具有分别与一第三正电压电源、一输出节点和该第二正电压电源连接的一源极、一漏极和一基质；其中，该第一和第二PMOS晶体管形成在一单N井中。
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公开(公告)号：CN117438448A
公开(公告)日：2024-01-23
申请号：CN202211101953.8
申请日：2022-09-09
Applicant: 台湾积体电路制造股份有限公司 , 台积电(南京)有限公司 , 台积电(中国)有限公司
IPC: H01L29/417 , H01L29/06 , H01L29/78 , H01L27/092
Abstract: 本公开涉及具有包括不同宽度源极和漏极端子的晶体管的集成电路。一种集成电路包括第一端子导体、第二端子导体以及在第一端子导体和第二端子导体之间的栅极导体。第一端子导体与有源区结构和电源轨相交。第二端子导体与有源区结构相交但不与电源轨相交。栅极导体与有源区结构相交并与第一端子导体和第二端子导体相邻。第一端子导体的第一宽度比第二端子导体的第二宽度大预定量。
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公开(公告)号：CN110968981B
公开(公告)日：2023-10-10
申请号：CN201910931740.X
申请日：2019-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 一种生成IC布局图的方法包括：在IC布局图中定位一个或多个单元，以及基于第一金属层切割区域对准图案使一个或多个单元与第一金属层切割区域重叠。第一金属层切割区域对准图案包括等于一个或多个单元的高度的图案间距。本发明的实施例还涉及集成电路布局图生成方法和系统。
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