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公开(公告)号：CN102376763B
公开(公告)日：2013-09-25
申请号：CN201010585300.2
申请日：2010-12-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L21/823475 , H01L21/76816 , H01L29/66545
Abstract: 本发明提供一种半导体组件，包含半导体基板。半导体基板具有有源区、栅电极以及栅接触窗插塞。栅电极位于有源区的正上方上。栅接触窗插塞位于栅电极上，且电性耦合于栅电极。栅接触窗插塞包含至少一部分位于有源区的正上方上，且垂直重叠有源区。
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公开(公告)号：CN102682154A
公开(公告)日：2012-09-19
申请号：CN201210063784.3
申请日：2012-03-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F17/505 , G06F2217/72
Abstract: 一种设计集成电路的方法包括：限定出覆盖集成电路的第一金属层的部分和第二金属层的部分中的至少一个的至少一个伪层，第二金属层设置在第一金属层上方，集成电路的第一金属层、第二金属层以及栅电极具有相同的布线方向；以及对与被伪层覆盖的第一金属层的部分和第二金属层的部分中的至少一个对应的文件执行逻辑运算，从而确定第一金属层的部分和第二金属层的部分中的至少一个的尺寸。本发明还提供了一种设计集成电路的系统和方法。
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公开(公告)号：CN103367320B
公开(公告)日：2016-01-13
申请号：CN201210380842.5
申请日：2012-10-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L23/528
CPC classification number: H01L23/5226 , H01L23/5283 , H01L2924/0002 , H01L2924/00
Abstract: 一种互连结构包括位于衬底上方的底层，其中，底层包含至少一条底层线和至少一个底层通孔。互连结构还包括位于底层上方的过渡层，其中，过渡层包含至少一条过渡层线和至少一个过渡层通孔。互连结构还包括位于过渡层上方的顶层，其中，顶层包含至少一条顶层线和至少一个顶层通孔。至少一个过渡层通孔的截面面积比至少一个顶层通孔的截面面积小至少30％。本发明提供具有较小的过渡层通孔的互连结构。
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公开(公告)号：CN102769015B
公开(公告)日：2015-02-18
申请号：CN201210016630.9
申请日：2012-01-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/528
CPC classification number: H01L27/11807 , H01L23/5286 , H01L27/0207 , H01L2027/11881 , H01L2924/0002 , H01L2924/00
Abstract: 一种电路，包括：半导体衬底；底部金属层，位于半导体衬底的上方，其中，在半导体衬底和底部金属层之间没有附加的金属层；以及单元，包括位于底部金属层下方的栓塞层级电源轨。本发明还提供了一种在底部金属层下方带有电源轨的集成电路布局。
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公开(公告)号：CN1815623B
公开(公告)日：2013-03-06
申请号：CN200510127722.4
申请日：2005-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/15 , H01L43/08 , H01L27/105 , H01L27/22
Abstract: 本发明是一种磁阻性随机存取存储阵列，具体涉及磁阻性随机存取存储器元件，包括一拥有磁阻堆叠的磁阻性随机存取存储器阵列。该磁阻性随机存取存储器阵列亦包括一系列耦接至该等磁阻堆叠的位线与字线。借该磁阻性随机存取存储器阵列的电路布局方式，可增加沿着一共同导体相邻接的磁阻堆叠间的距离，而降低邻近存储单元间的相互干扰，却不必增加该磁阻性随机存取存储器阵列的电路布局总面积。邻近的磁阻堆叠被交错排列。耦接至一共同字线或一共同位线的磁阻堆叠可交错排列。该交错排列的电路布局方式可使磁阻性随机存取存储器阵列在固定的面积下，增加相邻近的磁阻堆叠间的距离，因而降低诸如于进行存储器写入动作时邻近的磁阻堆叠相互间的干扰。
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Patent Agency Ranking
公开(公告)号：CN102738218A
公开(公告)日：2012-10-17
申请号：CN201110426055.5
申请日：2011-12-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/417 , H01L27/092
Abstract: 本发明公开一种集成电路，包括用于第一类型晶体管的第一扩散区域。第一类型晶体管包括第一漏极区和第一源极区。用于第二类型晶体管的第二扩散区域与第一扩散区域分离。第二类型晶体管包括第二漏极区和第二源极区。栅电极在布线方向上跨过第一扩散区域和第二扩散区域连续地延伸。第一金属结构与第一源极区电连接。第二金属结构与第二漏极区电连接。第三金属结构设置在第一和第二金属结构之上并且与其电连接。第一金属结构的宽度基本等于或大于第三金属结构的宽度。
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公开(公告)号：CN102376763A
公开(公告)日：2012-03-14
申请号：CN201010585300.2
申请日：2010-12-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L21/823475 , H01L21/76816 , H01L29/66545
Abstract: 本发明提供一种半导体组件，包含半导体基板。半导体基板具有主动区、栅电极以及栅接触窗插塞。栅电极位于主动区的正上方上。栅接触窗插塞位于栅电极上，且电性耦合于栅电极。栅接触窗插塞包含至少一部分位于主动区的正上方上，且垂直重叠主动区。
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公开(公告)号：CN103165466B
公开(公告)日：2016-05-25
申请号：CN201210192150.8
申请日：2012-06-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/28 , H01L29/78 , H01L29/423
CPC classification number: H01L21/28123 , H01L27/0629 , H01L28/20 , H01L29/42376 , H01L29/66545 , H01L29/78
Abstract: 所描述的方法包括提供半导体衬底。在半导体衬底上方形成第一栅极结构，并且邻近第一栅极结构形成牺牲栅极结构。使用代替栅极方法，可以将牺牲栅极结构用于形成金属栅极结构。形成覆盖第一栅极结构和牺牲栅极结构的介电层。介电层在第一栅极结构的顶面上方具有第一厚度，并且在牺牲栅极结构的顶面上方具有的第二厚度，第二厚度小于第一厚度(例如，参见图5、图15、图26)。从而，介电层的随后平坦化工艺可以不与第一栅极结构接触。本发明还提供了包括多晶硅电阻器和金属栅极电阻器的半导体器件及其制造方法。
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公开(公告)号：CN102769015A
公开(公告)日：2012-11-07
申请号：CN201210016630.9
申请日：2012-01-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/528
CPC classification number: H01L27/11807 , H01L23/5286 , H01L27/0207 , H01L2027/11881 , H01L2924/0002 , H01L2924/00
Abstract: 一种电路，包括：半导体衬底；底部金属层，位于半导体衬底的上方，其中，在半导体衬底和底部金属层之间没有附加的金属层；以及单元，包括位于底部金属层下方的栓塞层级电源轨。本发明还提供了一种在底部金属层下方带有电源轨的集成电路布局。
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公开(公告)号：CN1282223C
公开(公告)日：2006-10-25
申请号：CN02120226.5
申请日：2002-05-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/283 , H01L21/265
Abstract: 一种栅极介电层的制造方法，是在后续进行栅极氧化层的氮化步骤前，加入一道离子注入的步骤，利用负离子的注入，来中和后续氮化工艺所产生的正电荷累积。如此，不仅可改善因电荷累积所造成集成电路元件中的平带电压(Flat Band Voltage；V-fb)与起始电压(Threshold Voltage)的移动现象，也可降低库伦分散(ColumbicScattering)对电子信道迁移率(Channel Mobility)的影响。另外，由于负离子注入会改变栅极氧化层的生成速率，因此可利用改变离子注入的参数，达到栅极氧化层厚度控制。如此一来，可制造品质较为良好的集成电路元件。
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