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公开(公告)号：CN100538881C
公开(公告)日：2009-09-09
申请号：CN200610077245.X
申请日：2006-04-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明公开一种可配置逻辑存储块以及基于可编程穿越门的逻辑元件，其中可配置逻辑存储块包括：至少一静态随机存取存储单元；第一输出模块，当上述可配置逻辑存储块的用作静态随机存取存储器时，通过读取上述至少一静态随机存取存储单元来产生第一输出；以及第二输出模块；当上述CLMB用作可编程逻辑元件时，通过读取上述至少一静态随机存取存储单元来产生第二输出，其中耦接至上述静态随机存取存储单元的至少一位线上的数据可控制地馈入上述第一输出模块以及上述第二输出模块。上述可配置逻辑元件利用穿越门提供不同的布尔逻辑函数。
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公开(公告)号：CN101231667A
公开(公告)日：2008-07-30
申请号：CN200710103909.X
申请日：2007-05-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50 , H01L21/768 , H01L21/82 , H01L23/528 , H01L27/02
CPC classification number: G06F17/5072 , G06F17/5068 , H01L2924/0002 , H01L2924/00
Abstract: 一种半导体制造工艺的冗余填充方法，提供电路图形，产生该电路图形的密度报告以辨别冗余填充(dummy insertion)的可行区域(feasible area)。该方法也包括利用该密度报告模拟平坦化(planarization)制造工艺和辨别该电路图形上的热点(hot spot)，并填充虚拟冗余图形在该可行区域里，再调整该密度报告。此方法利用该调整的密度报告模拟该平坦化制造工艺直到该热点被移除为止。本发明可以减少电路设计的冗余金属数量而节省光掩模时间、CPU时间、和信号存储存储器。这将有利于设计时序收敛(time closure)更快更容易。
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公开(公告)号：CN100395890C
公开(公告)日：2008-06-18
申请号：CN200510067848.7
申请日：2005-04-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/00
CPC classification number: G06F1/189 , G11C5/063 , G11C5/14 , H01L23/5286 , H01L2924/0002 , H01L2924/00
Abstract: 本发明是有关于集成电路结构与提供电源电压至集成电路的方法，所述供应电压至集成电路的方法。一高电压VddH以及/或一低电压VddL可被供应至一注入单元并被导引至其余单元。电压VddH与VddL当中的每一电压是经由一第一电压供应线与一第二电压线当中之一传达。一电压选择线路导引所需电压至一注入单元。该第一与第二电压供应线较佳上是平行于该电压选择线路互相平行，而且其边缘与该电压选择线路的边缘大体上校准。形成通孔以导引该所需电压。并且较佳上，第一电压供应线是一形成于该注入单元范围外的M1导线，而该第二电压供应线是一形成于该注入单元范围内的M2导线。
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公开(公告)号：CN1967549A
公开(公告)日：2007-05-23
申请号：CN200610079253.8
申请日：2006-04-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/505
Abstract: 本发明提供一种速度或电力关键电路中用多临界电压基本设计单元的方法。所述在速度关键电路中使用多临界电压基本设计单元的方法，包括：使用一或多低临界电压基本设计单元，形成上述速度关键电路的初步实体布局；在不违反一速度限制的条件下，用一或多高临界电压基本设计单元，替代在上述速度关键电路的一或多非关键路径内的至少部分上述低临界电压基本设计单元；以及在不违反上述速度限制的条件下，用一或多高临界电压元件，替代位于上述速度关键电路的一关键路径上至少一低临界电压基本设计单元内的一或多元件，该低临界电压基本设计单元在该关键路径上。本发明可减少功率消耗时同时维持速度，使得晶片效能和功率消耗可同时最佳化。
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公开(公告)号：CN118280997A
公开(公告)日：2024-07-02
申请号：CN202410267777.8
申请日：2024-03-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L23/528
Abstract: IC结构包括定位在半导体晶圆中的第一互补场效应晶体管(CFET)和第二CFET，第一和第二CFET的每个包括在第一方向上延伸的栅极结构、在垂直于第一方向的第二方向上延伸穿过栅极结构的n型沟道，以及在第二方向上延伸穿过栅极结构并且在垂直于第一方向和第二方向的每个的第三方向上与n型沟道对准的p型沟道。金属线在第一方向上延伸，在第三方向上与第一和第二CFET的每个对准，并且配置为将电源电压或参考电压分布到第一和第二CFET的每个。金属线是沿着第三方向最靠近第一和第二CFET的每个并且在第一方向上延伸的金属线。本公开实施例还涉及制造集成电路结构的方法和生成集成电路布局图的方法。
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公开(公告)号：CN102769015B
公开(公告)日：2015-02-18
申请号：CN201210016630.9
申请日：2012-01-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/528
CPC classification number: H01L27/11807 , H01L23/5286 , H01L27/0207 , H01L2027/11881 , H01L2924/0002 , H01L2924/00
Abstract: 一种电路，包括：半导体衬底；底部金属层，位于半导体衬底的上方，其中，在半导体衬底和底部金属层之间没有附加的金属层；以及单元，包括位于底部金属层下方的栓塞层级电源轨。本发明还提供了一种在底部金属层下方带有电源轨的集成电路布局。
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公开(公告)号：CN102738218A
公开(公告)日：2012-10-17
申请号：CN201110426055.5
申请日：2011-12-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/417 , H01L27/092
Abstract: 本发明公开一种集成电路，包括用于第一类型晶体管的第一扩散区域。第一类型晶体管包括第一漏极区和第一源极区。用于第二类型晶体管的第二扩散区域与第一扩散区域分离。第二类型晶体管包括第二漏极区和第二源极区。栅电极在布线方向上跨过第一扩散区域和第二扩散区域连续地延伸。第一金属结构与第一源极区电连接。第二金属结构与第二漏极区电连接。第三金属结构设置在第一和第二金属结构之上并且与其电连接。第一金属结构的宽度基本等于或大于第三金属结构的宽度。
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公开(公告)号：CN101620644B
公开(公告)日：2012-06-20
申请号：CN200910150666.4
申请日：2009-06-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F17/505
Abstract: 本发明公开了用于将使用光学微缩技术节点提供的设计电路和/或IC芯片的系统、方法和计算机可读介质。在第一技术节点中提供最初的设计数据，并且在所述设计流程的一个或多个EDA工具中通过使用嵌入的比例因子，可在光学微缩技术节点中为所述电路生成设计。在其中可提供嵌入的比例因子的EDA工具的实例是仿真模型和包括LPE平台的提取工具和RC提取技术文件。
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公开(公告)号：CN102446237A
公开(公告)日：2012-05-09
申请号：CN201110044071.8
申请日：2011-02-22
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5022 , G06F2217/66
Abstract: 本发明涉及一种设计集成电路的方法，此方法包括：提供在第一尺寸级上的集成电路的设计，其中此集成电路包含有可缩小的电路和不可缩小的电路，可缩小的电路包括有第一知识产权(Intellectual Property；IP)，不可缩小的电路包含有具阶层式结构的第二知识产权。形成一标记层以覆盖不可缩小的电路，其中可缩小的电路未被此标记层所覆盖。使用模拟工具来模拟此不可缩小的电路的电气性能，其中被模拟的不可缩小的电路是在小于第一尺寸级的第二尺寸级上。
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公开(公告)号：CN102376763A
公开(公告)日：2012-03-14
申请号：CN201010585300.2
申请日：2010-12-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L21/823475 , H01L21/76816 , H01L29/66545
Abstract: 本发明提供一种半导体组件，包含半导体基板。半导体基板具有主动区、栅电极以及栅接触窗插塞。栅电极位于主动区的正上方上。栅接触窗插塞位于栅电极上，且电性耦合于栅电极。栅接触窗插塞包含至少一部分位于主动区的正上方上，且垂直重叠主动区。
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