公开(公告)号：CN108227393A

公开(公告)日：2018-06-29

申请号：CN201710982998.3

申请日：2017-10-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张世明 ,  谢艮轩 ,  周硕彦 ,  刘如淦

IPC: G03F7/20

CPC classification number: G03F1/36 ,  G03F7/70616

Abstract: 一种目标最佳化方法，包括接收一集成电路设计布局的一目标图案，其中目标图案具有一对应的目标轮廓；修改该目标图案，其中该修改后的目标图案具有一对应的修改目标轮廓；以及当该修改后的目标图案达到一限制层对该目标图案所定义的功能性时，产生一最佳化的目标图案。该最佳化方法还可包括，根据该限制层定义出一成本函数，该成本函数根据该目标图案的轮廓与该限制层之间的空间关系来定义。

公开(公告)号：CN105719957A

公开(公告)日：2016-06-29

申请号：CN201510960940.X

申请日：2015-12-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 严永松 ,  陈俊光 ,  高克斌 ,  谢艮轩 ,  刘如淦

IPC: H01L21/033 ,  H01L21/311 ,  H01L21/4757

CPC classification number: H01L21/0274 ,  H01L21/0228 ,  H01L21/0273 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76802 ,  H01L21/76816 ,  H01L21/76877 ,  H01L21/033 ,  H01L21/47573

Abstract: 提供了图案化诸如集成电路工件的工件的技术。在示例性的实施例中，所述方法包括接收指定将在工件上形成的多个部件的数据集。基于多个部件的第一组部件实施工件的硬掩模的第一图案化，并将第一间隔件材料沉积在图案化硬掩模的侧壁上。基于第二组部件实施第二图案化，并将第二间隔件材料沉积在第一间隔件材料的侧壁上。基于第三组部件实施第三图案化。使用由图案化的硬掩模层、第一间隔件材料或第二间隔件材料中的至少一个的剩余部分限定的图案选择性加工工件的部分。本发明实施例涉及用于通过线端缩减切割部件的光刻技术。

公开(公告)号：CN105631085A

公开(公告)日：2016-06-01

申请号：CN201510489551.3

申请日：2015-08-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈皇宇 ,  侯元德 ,  高于翔 ,  谢艮轩 ,  刘如淦 ,  鲁立忠

IPC: G06F17/50

Abstract: 一种方法包括接收目标图案，目标图案由主要图案、第一切割图案和第二切割图案限定，通过计算系统检查目标图案以遵守第一约束，第一约束与第一切割图案相关，通过计算系统检查目标图案以遵守第二约束，第二约束与第二切割图案相关，以及响应于确定在检查期间发现违犯第一约束或第二约束，通过计算系统修改图案。本发明的实施例还涉及集成电路设计的布局优化。

公开(公告)号：CN103383937B

公开(公告)日：2016-05-04

申请号：CN201210365150.3

申请日：2012-09-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 唐于博 ,  张世明 ,  谢艮轩 ,  刘如淦

IPC: H01L23/538 ,  H01L21/768

CPC classification number: H01L21/76838 ,  H01L21/76897 ,  H01L23/522 ,  H01L23/5221 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及具有自对准金属线互连件的无通孔互连结构。具体提供了一种半导体器件。该半导体器件包括设置在衬底上方的第一导线。第一导线位于第一互连层中并沿着第一方向延伸。半导体器件包括每一条均沿着不同于第一方向的第二方向延伸的第二导线和第三导线。第二导线和第三导线位于不同于第一互连层的第二互连层中。第二导线和第三导线通过位于第一导线上方或下方的间隙分开。半导体器件包括将第二导线和第三导线电连接起来的第四导线。第四导线位于不同于第一互连层和第二互连层的第三互连层中。

公开(公告)号：CN103972157A

公开(公告)日：2014-08-06

申请号：CN201310158833.6

申请日：2013-05-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧有呈 ,  詹伟闵 ,  谢艮轩

IPC: H01L21/768

CPC classification number: H01L23/5226 ,  G06F17/5068 ,  G06F17/5077 ,  G06F2217/78 ,  H01L21/76838 ,  H01L23/481 ,  H01L23/528 ,  H01L27/11 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了用于多重图案化技术的导线布线，其中，一种方法包括：使用第一掩模在半导体衬底的第一层内形成多个参考电压图案，参考电压图案包括交替的第一参考电压图案和第二参考电压图案；以及使用第二掩模在半导体衬底的第一层内形成多个信号图案，多个信号图案中的图案位于连续的参考电压图案对之间。

公开(公告)号：CN102542099B

公开(公告)日：2013-12-25

申请号：CN201110419100.4

申请日：2011-12-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈皇宇 ,  侯元德 ,  谢艮轩 ,  刘如淦 ,  鲁立忠

IPC: G06F17/50

CPC classification number: G03F1/70 ,  G03F7/70433 ,  G03F7/70466

Abstract: 本发明提供了一种用于多重图案化技术的单元布局的系统和方法。把将要进行图案化的区域划分为对应于各个掩模的交替区域。在布局工艺期间，位于沿着单元的边界的位置上的区域被限制为具有与边界区域相关联的掩模中的图案。当布置时，将单个单元布置为使得邻接的单元交替了分配到各个掩模的区域。以这种方式，当设计每个单个单元，使得一个单元的掩模图案太靠近邻近单元的掩模图案时，设计人员会得知。

公开(公告)号：CN103383937A

公开(公告)日：2013-11-06

申请号：CN201210365150.3

申请日：2012-09-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 唐于博 ,  张世明 ,  谢艮轩 ,  刘如淦

IPC: H01L23/538 ,  H01L21/768

CPC classification number: H01L21/76838 ,  H01L21/76897 ,  H01L23/522 ,  H01L23/5221 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及具有自对准金属线互连件的无通孔互连结构。具体提供了一种半导体器件。该半导体器件包括设置在衬底上方的第一导线。第一导线位于第一互连层中并沿着第一方向延伸。半导体器件包括每一条均沿着不同于第一方向的第二方向延伸的第二导线和第三导线。第二导线和第三导线位于不同于第一互连层的第二互连层中。第二导线和第三导线通过位于第一导线上方或下方的间隙分开。半导体器件包括将第二导线和第三导线电连接起来的第四导线。第四导线位于不同于第一互连层和第二互连层的第三互连层中。

公开(公告)号：CN102147820B

公开(公告)日：2013-01-09

申请号：CN201010546487.5

申请日：2010-11-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈笔聪 ,  池明辉 ,  谢艮轩 ,  王伟龙 ,  黄文俊 ,  刘如淦 ,  高蔡胜 ,  杨稳儒 ,  张广兴 ,  严永松

IPC: G06F17/50

CPC classification number: G06F17/5081

Abstract: 本发明涉及一种分解集成电路布局的方法以及储存有多个计算机指令的计算机可读取媒体。本发明的各种实施例提供确保集成电路的布局是可分开的。在一方法实施例中，在具有一布局库的一客户场所产生一布局以作为输入，其中布局库提供已确认为可分开的且能够使用的示例性布局，和可避免导致冲突的布局。本发明的实施例亦提供一实时奇循环(real-time odd cycle)检查器，其中在布局产生期间，该检查器在冲突区域和奇循环出现时，实时将它们识别出来。为了减少内存的使用，可以分开各种装置的布局，以针对冲突来检查每一单独的布局或少数布局，而不是整个应用电路的一个大的布局。一旦在客户场所准备好布局，它就被发送到制造场所分解成二光罩并流片完成(taped-out)。本发明亦有揭露其它实施例。

公开(公告)号：CN102542099A

公开(公告)日：2012-07-04

申请号：CN201110419100.4

申请日：2011-12-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈皇宇 ,  侯元德 ,  谢艮轩 ,  刘如淦 ,  鲁立忠

IPC: G06F17/50

CPC classification number: G03F1/70 ,  G03F7/70433 ,  G03F7/70466

Abstract: 本发明提供了一种用于多重图案化技术的单元布局的系统和方法。把将要进行图案化的区域划分为对应于各个掩模的交替区域。在布局工艺期间，位于沿着单元的边界的位置上的区域被限制为具有与边界区域相关联的掩模中的图案。当布置时，将单个单元布置为使得邻接的单元交替了分配到各个掩模的区域。以这种方式，当设计每个单个单元，使得一个单元的掩模图案太靠近邻近单元的掩模图案时，设计人员会得知。

公开(公告)号：CN102456550A

公开(公告)日：2012-05-16

申请号：CN201110241621.5

申请日：2011-08-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈皇宇 ,  谢艮轩 ,  欧宗桦 ,  范芳瑜 ,  侯元德 ,  谢铭峰 ,  刘如淦 ,  鲁立忠

IPC: H01L21/027 ,  H01L21/00 ,  H01L21/308 ,  H01L21/768

CPC classification number: H01L21/0337

Abstract: 一种形成集成电路结构的方法，包括在晶片表示上形成平行于第一方向的第一和第二多个轨迹。该第一和第二多个轨迹被分配在交替的图案中。在第一多个轨迹上而不在第二多个轨迹上布线第一多个图案。在第二多个轨迹上而不在第一多个轨迹上布线第二多个图案。使第一多个图案在第一方向和与第一方向垂直的第二方向上延伸，使得每个第二多个图案被第一多个图案的部分包围，其中在延伸步骤之后，基本上晶片表示上的第一多个图案的相邻两个均不具有大于预定空间的空间。