公开(公告)号：CN101887884A

公开(公告)日：2010-11-17

申请号：CN201010134779.8

申请日：2010-03-15

Applicant: 三菱电机株式会社

Inventor： 樽井阳一郎 ,  楢崎敦司 ,  藤井亮一

IPC: H01L23/62

CPC classification number: H01L29/0619 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/1608 ,  H01L29/408 ,  H01L29/7811 ,  H01L29/8611 ,  H01L29/872 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种使用了保护环的半导体装置，在其中设置有：包围pn结区域(8)的p型保护环区域(7)；覆盖p型保护环区域(7)的绝缘膜(9)；通过设置在绝缘膜(9)的接触孔(10)与p型保护环区域(7)电连接的导电膜(11)；以及覆盖绝缘膜(9)和导电膜(11)的半绝缘膜(12)。进而，导电膜(11)断续地配置。由此，即使异物等附着在导电膜(11)的表面，也能够确保所希望的耐压特性。

公开(公告)号：CN101258608B

公开(公告)日：2010-05-19

申请号：CN200680032886.1

申请日：2006-05-09

Applicant: 三菱电机株式会社

Inventor： 樽井阳一郎 ,  大塚健一 ,  今泉昌之

IPC: H01L29/861 ,  H01L21/329 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12 ,  H01L29/47 ,  H01L29/78 ,  H01L29/872

CPC classification number: H01L29/0615 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/7811 ,  H01L29/8611 ,  H01L29/94

Abstract: 本发明提供一种半导体装置及其制造方法，在使用SiC基板的半导体装置中，JTE层几乎不会受到固定电荷的影响，可取得稳定的绝缘击穿耐压。本发明的第一方式的半导体装置具备：SiC外延层，其具有n型导电性；杂质层，其形成在SiC外延层的表面内，并具有p型导电性；以及JTE层，其与杂质层邻接地形成，并具有p型导电性，且杂质浓度低于杂质层。此处，JTE层形成在从SiC外延层的上表面隔开预定的距离的位置，JTE层的上方形成有具有n型导电性的SiC区域。

公开(公告)号：CN109585535B

公开(公告)日：2022-02-25

申请号：CN201811116887.5

申请日：2018-09-21

Applicant: 三菱电机株式会社

Inventor： 富永贵亮 ,  高木保志 ,  樽井阳一郎 ,  日野史郎

IPC: H01L29/16 ,  H01L29/423

公开(公告)号：CN113875018A

公开(公告)日：2021-12-31

申请号：CN201980096756.1

申请日：2019-05-29

Applicant: 三菱电机株式会社

Inventor： 小西和也 ,  樽井阳一郎 ,  丹羽弘树 ,  冈部博明 ,  渡边宽

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

Abstract: 提供用于抑制回跳现象并且抑制平坦化工序中的集电极层的去除的技术。本申请说明书公开的技术所涉及的半导体装置具备：漂移层的下表面的一部分中的第1导电类型的漏极层、漂移层的下表面的一部分中的多个第2导电类型的集电极层以及在漂移层的下表面的一部分被多个集电极层夹着的第1导电类型的虚设层，虚设层的被多个集电极层夹着的方向即第1方向上的宽度比漏极层的第1方向上的宽度窄。

公开(公告)号：CN109716531A

公开(公告)日：2019-05-03

申请号：CN201680089391.6

申请日：2016-09-23

Applicant: 三菱电机株式会社

Inventor： 折附泰典 ,  樽井阳一郎

IPC: H01L29/78 ,  H01L27/04 ,  H01L29/12

Abstract: 本发明涉及碳化硅半导体装置，该碳化硅半导体装置具备：第2导电型的第3杂质区域，其配置于外周区域，该外周区域为配置单位单元的单元配置区域的外周；场绝缘膜，其配置于外周区域，比栅极绝缘膜厚；层间绝缘膜，其配置于场绝缘膜、栅极电极及栅极绝缘膜之上；第1主电极，其配置于层间绝缘膜之上；以及栅极配线及栅极焊盘，它们经由配置于场绝缘膜之上的栅极电极而彼此电连接，第3杂质区域具有选择性地设置于其上层部并与第3杂质区域相比杂质浓度高的第2导电型的第4杂质区域，栅极配线及栅极焊盘设置于外周区域，第4杂质区域与单元配置区域相邻地设置，并且该第4杂质区域以至少将栅极焊盘的下方的区域包围的方式设置，与第1主电极电连接。

公开(公告)号：CN109643667A

公开(公告)日：2019-04-16

申请号：CN201680088683.8

申请日：2016-09-01

Applicant: 三菱电机株式会社

Inventor： 大久野幸史 ,  鹿间省三 ,  樽井阳一郎

IPC: H01L21/66 ,  H01L29/872

Abstract: 本发明涉及以下技术，即，在对半导体装置施加高电压的测试时，为了防止损伤波及到探针，对在探针的附近产生点破坏进行抑制。在半导体装置的测定方法中，半导体装置具备：半导体衬底(1)；外延层(2)；至少1个第2导电型的第2导电型区域(3)，其在外延层的表层具有轮廓而局部地形成；肖特基电极(11)；阳极电极(12)；以及阴极电极(13)。使探针(21)与俯视观察时位于形成至少1个第2导电型区域的轮廓的范围内的阳极电极的上表面接触，施加电压。

公开(公告)号：CN104283533B

公开(公告)日：2017-08-29

申请号：CN201410325571.2

申请日：2014-07-09

Applicant: 三菱电机株式会社

Inventor： 鹿口直斗 ,  樽井阳一郎

IPC: H03K17/08 ,  H01L29/739 ,  H01L27/04

CPC classification number: H01L31/167 ,  G01K7/01 ,  G01K2217/00 ,  H01L2224/48091 ,  H01L2224/73265 ,  H01L2924/12032 ,  H01L2924/13055 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 本发明得到一种半导体装置，其使宽带隙半导体元件的温度检测功能正常地运转，并且实现了成本降低以及组装性的提高。以从光纤(20)的入射面(30)入射宽带隙半导体元件形成部(1)的半导体激活部(12)发光时的出射光，经由光纤(20)从出射面(40)由光电二极管(3)接收所述出射光的方式，在宽带隙半导体元件形成部(1)的半导体激活部(12)和光电二极管(3)之间设置光纤(20)。具体地说，将光纤(21)的入射面(30)配置为与宽带隙半导体元件形成部(1)的侧面部相对，使宽带隙半导体元件发光时的出射光入射至该光纤(21)的入射面(30)。

公开(公告)号：CN102800570B

公开(公告)日：2015-11-18

申请号：CN201210037902.3

申请日：2012-02-20

Applicant: 三菱电机株式会社

Inventor： 松野吉德 ,  樽井阳一郎

IPC: H01L21/04 ,  H01L29/872

CPC classification number: H01L29/1608 ,  H01L21/0465 ,  H01L21/0485 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/6606 ,  H01L29/872

Abstract: 本发明涉及碳化硅半导体装置的制造方法。提供一种半导体装置，能够在碳化硅肖特基二极管的制造中，使二极管的正向特性特别是势垒高度φB稳定，使漏电流的偏差减少。在外延层（2）上利用干式热氧化形成硅氧化膜OX1，在SiC基板（1）的背面形成欧姆电极（3），之后，对SiC基板（1）进行退火，在欧姆电极（3）和SiC基板（1）的背面之间形成欧姆接合，除去硅氧化膜OX1，之后，在外延层（2）上形成肖特基电极（4）。之后，进行烧结，在肖特基电极（4）和外延层之间形成肖特基接合。

公开(公告)号：CN103828056A

公开(公告)日：2014-05-28

申请号：CN201180073630.6

申请日：2011-09-21

Applicant: 三菱电机株式会社

Inventor： 樽井阳一郎 ,  末川英介 ,  油谷直毅 ,  日野史郎 ,  三浦成久 ,  今泉昌之

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/78 ,  H01L21/02529 ,  H01L21/046 ,  H01L21/0485 ,  H01L29/086 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66477 ,  H01L29/7802

Abstract: 在碳化硅半导体装置的MOSFET中，同时实现源极区域的低电阻化和栅极氧化膜的漏电流的降低。在MOSFET的栅极氧化膜（6）中产生的漏电流，通过使源极区域（4）和栅极氧化膜（6）的界面的粗糙部减小而受到抑制。在提高源极区域（4）的表面部分的杂质浓度的情况下，栅极氧化膜（6）通过干式氧化或CVD法而形成。在栅极氧化膜（6）通过湿式氧化形成的情况下，将源极区域（4）的表面部分的杂质浓度抑制得较低。

公开(公告)号：CN102148144B

公开(公告)日：2014-03-12

申请号：CN201010541286.6

申请日：2010-11-05

Applicant: 三菱电机株式会社

Inventor： 大久野幸史 ,  樽井阳一郎

IPC: H01L21/04

CPC classification number: H01L29/66068 ,  H01L21/0465 ,  H01L29/0615 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/6606 ,  H01L29/7395 ,  H01L29/7811 ,  H01L29/872

Abstract: 本发明涉及碳化硅半导体装置的制造方法，其目的在于提供一种能够以一次掩模工序形成杂质浓度不同的多个杂质区域的碳化硅半导体装置的制造方法。该制造方法具备：(a)在碳化硅半导体层上形成由多个单位掩模构成的注入掩模的工序；(b)使用注入掩模以预定的注入能量将预定的离子注入到碳化硅半导体层的工序。在工序(a)中，以如下方式形成注入掩模，即，将从单位掩模内的任意的点到单位掩模的端部的距离，设为以预定的注入能量将预定的离子注入到碳化硅时的散射长度以下，并且注入掩模具有单位掩模的尺寸和配置间隔不同的多个区域。由此在几乎不发生热扩散的碳化硅半导体层中，能够以一次掩模工序和离子注入工序形成杂质浓度不同的多个区域。