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公开(公告)号：CN115642148A
公开(公告)日：2023-01-24
申请号：CN202211654973.8
申请日：2022-12-22
申请人： 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 国家电网有限公司
IPC分类号： H01L23/552 , H10B61/00
摘要： 本发明涉及封装技术领域，公开了一种磁屏蔽装置、磁屏蔽装置的制备方法以及MRAM芯片，所述磁屏蔽装置包括：磁屏蔽片；以及多个微阵列结构，该多个微阵列结构位于所述磁屏蔽片上的边缘区域内，所述多个微阵列结构围成的内部区域与MRAM芯片的尺寸相匹配，用于对所述MRAM芯片进行磁屏蔽，由此，本发明通过一种具有微阵列结构的新型抗磁封装结构来更有效地降低MRAM芯片周围的外部环境磁场。
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公开(公告)号：CN115308558A
公开(公告)日：2022-11-08
申请号：CN202211039166.5
申请日：2022-08-29
申请人： 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 国家电网有限公司
摘要： 本公开实施例公开了一种CMOS器件寿命预测方法、装置、电子设备及介质。其中CMOS器件寿命预测方法包括：获取CMOS器件在加速应力试验下电参数的时间序列样本数据集，所述时间序列样本数据集包括表征所述CMOS器件寿命的电参数退化量的时间序列样本数据；基于所述时间序列样本数据集得到训练集；用所述训练集训练时序模型，获得寿命预测模型；用所述寿命预测模型预测所述CMOS器件的失效时间。上述技术方案减少了现有技术中因对CMOS器件进行完整的加速应力试验以确定其使用寿命的时间成本，提高了产品质检效率，缩短了CMOS器件的生产周期，解决了CMOS器件生产效率低的问题。
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公开(公告)号：CN114441923B
公开(公告)日：2022-06-28
申请号：CN202210367078.1
申请日：2022-04-08
申请人： 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 国家电网有限公司 , 国网福建省电力有限公司电力科学研究院
IPC分类号： G01R31/26
摘要： 本发明涉及半导体技术领域，公开一种瞬态热阻的模拟系统与方法。所述模拟系统包括：信号生成装置，用于生成一组激励信号，其中该组激励信号中的不同激励信号具有相同的占空比与不同的周期；测量电路，用于将所述不同激励信号分别施加在IGBT模块的等效热阻模型的两端，以测量所述不同激励信号下的所述等效热阻模型的最大瞬态热阻；以及转换装置，用于将所述不同激励信号下的所述等效热阻模型的最大瞬态热阻转换成所述占空比下的IGBT模块的瞬态热阻曲线。由此，本发明可搭建出一套针对IGBT模块的等效热阻仿真电路，通过改变仿真电路中的脉冲方波激励信号来快速获取IGBT模块的瞬态热阻曲线。
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公开(公告)号：CN114200244A
公开(公告)日：2022-03-18
申请号：CN202210146277.X
申请日：2022-02-17
申请人： 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国家电网有限公司 , 国网江苏省电力有限公司常州供电分公司
摘要： 本发明实施例提供一种用于电力二次设备的环境应力试验系统，属于电力技术领域。所述用于电力二次设备的环境应力试验系统包括环境试验室，以及在所述环境试验室内设置的环境模拟系统、电气控制设备、故障模拟系统，所述环境模拟系统用于生成所述电力二次设备所处环境的综合环境参数，所述电气控制设备用于控制所述环境模拟系统生成所述综合环境参数，并对所述电力二次设备进行综合环境应力试验，所述故障模拟系统，配合所述环境模拟系统，用于模拟所述电力二次设备试验的电网各类故障和异常运行工况。通过环境模拟系统形成多种不同环境影响因素的共同作用，模拟户外电网真实运行环境。
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公开(公告)号：CN114065674A
公开(公告)日：2022-02-18
申请号：CN202210046994.5
申请日：2022-01-17
申请人： 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司 , 国网福建省电力有限公司电力科学研究院
IPC分类号： G06F30/33
摘要： 本发明实施例提供一种CMOS器件的EOS失效率的预测方法和装置，属于集成电路技术领域。预测方法包括：确定CMOS器件的基础EOS失效率；确定在CMOS器件的全部工艺环节中影响EOS失效率的影响因子；获取针对每一影响因子进行EOS失效率评价的评价结果，并基于该评价结果确定示出影响因子对EOS失效率的影响程度的权重值，其中权重值越大表示影响因子对EOS失效率的影响程度越大；基于基础EOS失效率和各个影响因子对应的权重值，建立针对EOS失效率的预测模型，以得到CMOS器件的EOS失效率的预测值。本发明从CMOS器件各个工艺环节系统性分析，综合考虑影响其EOS失效率的每个影响因素，所得到的EOS失效率的预测值更为精准，从而能够对EOS可靠性预测提供准确的预测依据。
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公开(公告)号：CN113945773A
公开(公告)日：2022-01-18
申请号：CN202110283041.6
申请日：2021-03-16
申请人： 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司 , 国网江苏省电力有限公司常州供电分公司
IPC分类号： G01R29/12
摘要： 本发明实施例提供一种用于静电测试的监测装置及静电测试系统，属于CDM测试技术领域。所述监测装置包括：采集模块，与用于静电测试的静电泄放弹性针连接，用于在对所述静电泄放弹性针进行测试位置调试的过程中，采集所述静电泄放弹性针与被测试物体的接触压力，并生成对应的压力信号；控制模块，与所述采集模块连接，用于接收所述压力信号，并根据所述压力信号确定所述静电泄放弹性针与所述被测试物体的接触状态，以及生成对应于不同接触状态的不同控制指令；以及告警模块，与所述控制模块连接，用于响应于不同的所述控制指令而进行告警提示。通过该技术方案可以精确定位静电泄放弹性针的测试位置，提高测试的效率性和准确性。
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公开(公告)号：CN113782528A
公开(公告)日：2021-12-10
申请号：CN202111330860.8
申请日：2021-11-11
申请人： 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 西安电子科技大学 , 国网江苏省电力有限公司常州供电分公司 , 国家电网有限公司
IPC分类号： H01L27/02 , H01L27/092 , H01L23/552 , H01L21/8238
摘要： 本发明提供一种半导体器件、集成电路产品以及制造方法，属于半导体器件技术领域。所述半导体器件包括：基体；第一掺杂区，形成于所述基体，所述第一掺杂区是第一MOS的源区和漏区的掺杂区；第二掺杂区，形成于所述基体，所述第二掺杂区与所述源区的距离小于所述第二掺杂区与所述漏区的距离，所述第二掺杂区与所述源区的导电类型相反；互连层，具有导电性，与所述第二掺杂区和所述源区有接触。本发明可为半导体器件提供抗电磁干扰能力。
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公开(公告)号：CN215493850U
公开(公告)日：2022-01-11
申请号：CN202120545645.9
申请日：2021-03-16
申请人： 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司 , 国网江苏省电力有限公司常州供电分公司
IPC分类号： G01R29/12
摘要： 本实用新型实施例提供一种用于静电测试的监测装置及静电测试系统，属于CDM测试技术领域。所述监测装置包括：采集模块，与用于静电测试的静电泄放弹性针连接，用于在对所述静电泄放弹性针进行测试位置调试的过程中，采集所述静电泄放弹性针与被测试物体的接触压力，并生成对应的压力信号；控制模块，与所述采集模块连接，用于接收所述压力信号，并根据所述压力信号确定所述静电泄放弹性针与所述被测试物体的接触状态，以及生成对应于不同接触状态的不同控制指令；以及告警模块，与所述控制模块连接，用于响应于不同的所述控制指令而进行告警提示。通过该技术方案可以精确定位静电泄放弹性针的测试位置，提高测试的效率性和准确性。
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公开(公告)号：CN118610267A
公开(公告)日：2024-09-06
申请号：CN202411082428.5
申请日：2024-08-08
申请人： 北京智芯微电子科技有限公司
IPC分类号： H01L29/78 , H01L29/40 , H01L21/336
摘要： 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路，涉及半导体技术领域。晶体管包括：衬底、有源阱区、体区、漂移区、源极、漏极和栅极，场板凹槽形成于漂移区；多晶硅夹心结构形成于场板凹槽内，包括第一多晶硅层和包裹在其外的密封氧化层，密封氧化层包括下氧化层和上氧化层；载流子吸引层，形成于多晶硅夹心结构下方的漂移区内；第二多晶硅层，形成于多晶硅夹心结构表面；第一多晶硅层与下氧化层构成第一场板结构；第二多晶硅层和多晶硅夹心结构构成第二场板结构；第二多晶硅层施加电压后，第一多晶硅层能存储电荷，控制载流子在漂移区的流通路径。本发明能存储大量电荷，提高电荷存储稳定性，改善表面自热效应，提高击穿电压。
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公开(公告)号：CN117878854A
公开(公告)日：2024-04-12
申请号：CN202311617293.3
申请日：2023-11-29
申请人： 北京智芯微电子科技有限公司
IPC分类号： H02H9/04
摘要： 本发明涉及集成电路及芯片领域，提供一种ESD保护电路及芯片。ESD保护电路包括控制信号输入单元、RC延时单元以及泄放单元，泄放单元包括至少两种ESD泄放路径，控制信号输入单元用于根据输入的芯片通电状态信号控制泄放单元开启对应的ESD泄放路径进行ESD泄放，RC延时单元用于产生使泄放单元开启ESD泄放的RC时间常数。本发明针对断电和上电后两种状态设计不同的ESD保护，可以根据不同的应用场景切换不同ESD泄放方式，消除ESD上电过程中因毛刺导致的误触发事件的发生，解决上电过程中因Active Clamp钳位电压抬高导致的NMOS泄放管源漏跨压过大、功耗过大的问题。
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