公开(公告)号：CN106935584A

公开(公告)日：2017-07-07

申请号：CN201610905339.5

申请日：2016-10-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢艮轩 ,  赖志明 ,  刘如淦 ,  黄文俊 ,  郑文立 ,  王派伟

IPC: H01L27/02

Abstract: 本揭露是关于使用多重图案化制造集成电路的方法。提供集成电路的布局，布局具有多个集成电路特征。自布局取得一图形，图形具有多个节点，节点透过多个边连接，其中节点代表集成电路特征，而边代表集成电路特征之间的间隙。选择至少二个节点，其中被选择的节点并未直接透过一边连接，而被选择的节点共用至少一相邻节点，其中至少一相邻节点连接于N边，其中N大于2。移除连接少于N边的节点。

公开(公告)号：CN104051257B

公开(公告)日：2017-04-12

申请号：CN201410056283.1

申请日：2014-02-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘如淦 ,  张世明 ,  谢艮轩 ,  谢铭峰 ,  赖志明 ,  高蔡胜 ,  李佳颖 ,  谢志宏 ,  李忠儒 ,  蔡政勋 ,  包天一 ,  眭晓林

IPC: H01L21/3105 ,  H01L21/336 ,  G03F7/20

CPC classification number: H01L21/3086 ,  H01L21/0217 ,  H01L21/02186 ,  H01L21/02282 ,  H01L21/0276 ,  H01L21/0337 ,  H01L21/3081 ,  H01L21/31053 ,  H01L21/31055 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/76816 ,  H01L21/823431

Abstract: 一种形成目标图案的方法，该方法包括：在衬底上形成第一材料层；使用第一布局实施第一图案化工艺以在第一材料层中形成多个第一沟槽；使用第二布局实施第二图案化工艺以在第一材料层中形成多个第二沟槽；在多个第一沟槽和多个第二沟槽的侧壁上均形成间隔部件，间隔部件具有厚度；去除第一材料层；将间隔部件用作蚀刻掩模以蚀刻衬底；以及去除间隔部件。从而形成具有第一布局和第二布局的目标图案。本发明还提供了用于集成电路设计的间隔蚀刻工艺。

公开(公告)号：CN103514314B

公开(公告)日：2016-12-21

申请号：CN201210378038.3

申请日：2012-10-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈皇宇 ,  欧宗桦 ,  谢艮轩 ,  许钦雄

IPC: G06F17/50

CPC classification number: G06F17/5081 ,  G06F17/5072 ,  G06F2217/12

Abstract: 一种方法，将代表位于IC层的区域的布局的任何奇数环中而不包括在该布局的任何其他奇数环中的电路图案的任何节点识别为独立节点。该层将使用至少三个光掩模图案化多个电路图案。该方法将离布局的任何奇数环中的任何其他独立节点的距离不小于阈值距离的任何独立节点识别为安全独立节点。如果布局中的电路图案包括不具有任何安全独立节点的任何奇数环，则修改布局，使得修改之后，每个奇数环都具有至少一个安全独立节点。本发明提供用于多重图案化集成电路的布局方法和系统。

公开(公告)号：CN103378053B

公开(公告)日：2016-03-30

申请号：CN201210365276.0

申请日：2012-09-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张世明 ,  谢艮轩 ,  欧宗桦 ,  刘如淦 ,  范芳瑜 ,  侯元德

IPC: H01L23/522 ,  H01L23/528 ,  H01L21/768

CPC classification number: H01L23/522 ,  H01L21/76801 ,  H01L21/76811 ,  H01L21/76816 ,  H01L21/76897 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了具有自对准互连件和阻挡部分的半导体器件和用于制造该器件的方法。示例性器件包括布置在衬底上方的第一导电层，第一导电层包括沿第一方向延伸的第一多条导线。该器件还包括布置在第一导电层上方的第二导电层，第二导电层包括沿第二方向延伸的第二多条导线。该器件还包括形成在第一多条导线的第一导线与第二多条导线的第一导线电接触的界面处的自对准互连件。该器件还包括夹置在第一多条导线的第二导线与第二多条导线的第二导线之间的阻挡部分。

公开(公告)号：CN105047658A

公开(公告)日：2015-11-11

申请号：CN201410770315.4

申请日：2014-12-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 欧宗桦 ,  谢艮轩 ,  张世明 ,  黄文俊 ,  赖志明 ,  刘如淦 ,  高蔡胜

IPC: H01L27/02 ,  H01L21/027

CPC classification number: H01L21/0338 ,  H01L21/0274 ,  H01L21/0335 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/3212 ,  H01L21/32139

Abstract: 本发明提供了一种图案化半导体衬底上方的目标材料层的方法。该方法包括以下步骤：使用第一子布局在目标材料层上方形成多个第一部件，每个第一部件均具有侧壁；形成多个间隔件部件，每个间隔件部件均共形于其中一个第一部件的侧壁并具有间隔件宽度；以及使用第二子布局在目标材料层上方形成多个第二部件。该方法还包括从每个第一部件周围去除多个间隔件部件以及使用多个第一部件和多个第二部件图案化目标材料层的步骤。本文也提供了其他方法和相关联的图案化的半导体晶圆。本发明涉及用于集成电路设计和制造的方法。

公开(公告)号：CN104051328A

公开(公告)日：2014-09-17

申请号：CN201310348994.1

申请日：2013-08-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄彦钧 ,  谢铭峰 ,  赖志明 ,  谢艮轩

IPC: H01L21/768

CPC classification number: H01L21/0332 ,  H01L21/0337 ,  H01L21/3088 ,  H01L21/31144 ,  H01L21/32 ,  H01L21/32139 ,  H01L21/76816 ,  H01L23/53228 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了一种用于半导体制造的图案化方法，包括在半导体衬底上形成具有第一开口的第一图案。然后填充第一开口。在半导体衬底上形成第一部件和第二部件的第二图案，填充后的开口介入其中。然后在填充后的开口、第一部件和第二部件的侧壁上形成间隔件元件。在形成间隔件元件之后，去除构成第一部件和第二部件的材料以形成第二开口和第三开口。将填充后的开口、第二开口和第三开口用作掩模元件来蚀刻衬底的目标层。

公开(公告)号：CN103745921A

公开(公告)日：2014-04-23

申请号：CN201310603660.4

申请日：2011-08-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈皇宇 ,  谢艮轩 ,  欧宗桦 ,  范芳瑜 ,  侯元德 ,  谢铭峰 ,  刘如淦 ,  鲁立忠

IPC: H01L21/033

CPC classification number: H01L21/0337

Abstract: 本发明为利用单图案化隔离件技术的双图案化技术，具体涉及一种形成集成电路结构的方法，包括在晶片表示上形成平行于第一方向的第一和第二多个轨迹。该第一和第二多个轨迹被分配在交替的图案中。在第一多个轨迹上而不在第二多个轨迹上布线第一多个图案。在第二多个轨迹上而不在第一多个轨迹上布线第二多个图案。使第一多个图案在第一方向和与第一方向垂直的第二方向上延伸，使得每个第二多个图案被第一多个图案的部分包围，其中在延伸步骤之后，基本上晶片表示上的第一多个图案的相邻两个均不具有大于预定空间的空间。

公开(公告)号：CN102479280B

公开(公告)日：2014-04-16

申请号：CN201110229041.4

申请日：2011-08-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈皇宇 ,  范芳瑜 ,  侯元德 ,  鲁立忠 ,  刘如淦 ,  谢艮轩 ,  李芳松 ,  黄文俊 ,  田丽钧

IPC: G06F17/50 ,  G03F7/20

CPC classification number: G06F17/5077 ,  G03F7/70433 ,  G03F7/70466

Abstract: 提供了用于实现符合多重图样化的技术设计布局的方法和装置。一种示例性方法包括：设置具有布线轨迹的布线栅格；向布线轨迹的每一个指定至少两种颜色中的一种；向布线栅格应用具有多个特征的图样布局，其中，多个特征的每一个均对应于至少一个布线轨迹；以及应用特征分裂约束，以确定图样布局是否为符合多重图样化的布局。如果图样布局不是符合多重图样化的布局，则可以修改图样布局直到实现符合多重图样化的布局。如果图样布局是符合多重图样化的布局，则基于每个特征对应的至少一个布线轨迹的颜色对多个特征的每一个进行着色，从而形成着色图样布局，并利用着色图样布局的特征生成至少两个掩模。每个掩模都包括单种颜色的特征。

公开(公告)号：CN103383912A

公开(公告)日：2013-11-06

申请号：CN201310347541.7

申请日：2011-09-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢铭峰 ,  张雅惠 ,  刘如淦 ,  欧宗桦 ,  谢艮轩 ,  林本坚

IPC: H01L21/027 ,  G03F1/42

CPC classification number: H01L23/544 ,  G03F1/42 ,  G03F9/7076 ,  H01L21/0337 ,  H01L21/0338 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了一种具有多个亚分辨率元件的对准标记。每个亚分辨率元件具有小于能被对准工艺中的对准信号检测到的最小分辨率的尺寸。也提供了一种其上具有第一、第二和第三图案的半导体晶圆。第一和第二图案在第一方向上延伸，以及第三图案在垂直于第一方向的第二方向上延伸。通过在第二方向上测量的第一距离将第二图案与第一图案分离。通过在第一方向上测量的第二距离将第三图案与所第一图案分离。通过在第一方向上测量的第三距离将第三图案与第二图案分离。第一距离约等于第三距离。第二距离小于第一距离的两倍。本发明同样涉及了一种多边缘的图案化。

公开(公告)号：CN103378053A

公开(公告)日：2013-10-30

申请号：CN201210365276.0

申请日：2012-09-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张世明 ,  谢艮轩 ,  欧宗桦 ,  刘如淦 ,  范芳瑜 ,  侯元德

IPC: H01L23/522 ,  H01L23/528 ,  H01L21/768

CPC classification number: H01L23/522 ,  H01L21/76801 ,  H01L21/76811 ,  H01L21/76816 ,  H01L21/76897 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了具有自对准互连件和阻挡部分的半导体器件和用于制造该器件的方法。示例性器件包括布置在衬底上方的第一导电层，第一导电层包括沿第一方向延伸的第一多条导线。该器件还包括布置在第一导电层上方的第二导电层，第二导电层包括沿第二方向延伸的第二多条导线。该器件还包括形成在第一多条导线的第一导线与第二多条导线的第一导线电接触的界面处的自对准互连件。该器件还包括夹置在第一多条导线的第二导线与第二多条导线的第二导线之间的阻挡部分。