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公开(公告)号：CN101908522B
公开(公告)日：2012-02-22
申请号：CN201010178231.3
申请日：2010-05-11
Applicant: 台湾积体电路制造股份有限公司
Inventor： 陈宪伟
IPC: H01L23/522 , H01L23/485 , H01L23/544 , H01L21/768 , H01L21/60 , H01L21/02
CPC classification number: H01L23/544 , H01L21/32051 , H01L21/76811 , H01L21/76837 , H01L21/78 , H01L22/14 , H01L22/20 , H01L23/585 , H01L2223/54426 , H01L2223/5446 , H01L2924/0002 , H01L2924/19041 , H01L2924/19042 , H01L2924/19043 , H01L2924/30105 , H01L2924/00
Abstract: 本发明是有关于一种半导体晶圆及制造半导体装置的方法，其揭露了一种应用于半导体基材的切割结构及其制造方法。其中该半导体晶圆包含设置在基材中的第一晶片、设置在基材中且与第一晶片邻接的第二晶片、及设置在第一与第二晶片间的切割道。设置第一与第二金属层于切割道之上，其中第二金属层设置在第一金属层之上。第一对准标示设置在切割道的第一部分上的第一金属层中，且第一金属图案设置在切割道的第一部分上的第二金属层中。
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公开(公告)号：CN101320725B
公开(公告)日：2011-04-20
申请号：CN200810109397.2
申请日：2008-06-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544
CPC classification number: G01R31/2884 , H01L22/34 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种集成电路参数测试线，提供增加的测试图案区域。此测试线包含于一基板上方的一介电层，于介电层上方的多个探针垫，以及形成于测试线内并于探针垫下方的空间内的一第一待测装置(DUT)。此测试线也可包含一第二待测装置，其以叠置的配置形成于探针垫下方并于第一待测装置上方的空间中。此测试线还可包含一多边形探针垫结构，在相邻探针垫间提供增加的测试图案区域。
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公开(公告)号：CN101740544A
公开(公告)日：2010-06-16
申请号：CN200910209146.6
申请日：2009-10-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/544 , H01L23/485 , H01L27/00
CPC classification number: H01L22/34 , H01L24/05 , H01L2924/14 , H01L2924/1461 , H01L2924/00
Abstract: 一种具有集成管芯-分离保护势垒的半导体测试垫互连结构，所述互连结构包括多个垂直堆叠金属层，每个金属层包括通过电介质材料层与其他测试垫分离的电导体测试垫。在一个实施例中，至少一个第一金属通孔条嵌入到互连结构内部，并将金属层中的每个测试垫电互连到一起，某些实施例中，通孔条基本上沿着每个测试垫限定的整个第一侧延伸。在其他实施例中，可以提供一对相对的通孔条，并设置在由半导体晶片的划线带限定的管芯分离切割线的相对侧上。
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公开(公告)号：CN101661939A
公开(公告)日：2010-03-03
申请号：CN200910163589.6
申请日：2009-08-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L29/78 , H01L29/423 , H01L21/8238
CPC classification number: H01L21/823807 , H01L21/823828 , H01L27/0207 , H01L29/165 , H01L29/66628 , H01L29/7848
Abstract: 本发明提供一种可增加通道应力的集成电路，包括：一半导体基板，具有一有源区；至少一操作元件，形成于该有源区，其中该操作元件包括一拉伸通道；以及至少一第一伪栅极，设置于该有源区，位于该操作元件的一侧。本发明提供的集成电路可增加通道应力。
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公开(公告)号：CN101615598A
公开(公告)日：2009-12-30
申请号：CN200910150011.7
申请日：2009-06-18
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L21/78 , H01L23/562 , H01L23/564 , H01L23/585 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种半导体芯片，包括：半导体衬底；在半导体衬底上方的多个低k电介质层；在所述多个低k电介质层上方的第一钝化层；和在所述第一钝化层上方的第二钝化层。第一密封环与该半导体芯片的边缘相邻，其中该第一密封环具有与第一钝化层的底表面基本上平齐的上表面。第二密封环与该第一密封环相邻并且相比第一密封环位于半导体芯片的内侧上。该第二密封环包括在该第一钝化层和该第二钝化层中的焊盘环。沟槽环包括直接形成在第一密封环上方的至少一部分。该沟槽环从该第二钝化层的顶表面向下延伸至至少该第一钝化层和该第二钝化层之间的界面。
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Patent Agency Ranking
公开(公告)号：CN101582409A
公开(公告)日：2009-11-18
申请号：CN200910127010.0
申请日：2009-03-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/532 , H01L23/528
CPC classification number: H01L21/76835 , H01L23/5222 , H01L23/5329 , H01L24/05 , H01L2224/02166 , H01L2224/05093 , H01L2224/05556 , H01L2924/14 , H01L2924/00
Abstract: 一种集成电路结构包括第一、第二和第三金属化层。所述第一金属化层包括具有第一k值的第一电介质层和在所述第一电介质层中的第一金属连线。所述第二金属化层在所述第一金属化层上面，包括具有大于第一k值大的第二k值的第二电介质层；和在第二电介质层中的第二金属连线。所述第三金属化层在第二金属化层上面，包括具有第三k值的第三电介质层；和在第三电介质层中的第三金属连线。所述集成电路结构还包括在第三金属化层之上的底层钝化层。
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公开(公告)号：CN101447463A
公开(公告)日：2009-06-03
申请号：CN200810181940.X
申请日：2008-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/00 , H01L23/522
CPC classification number: H01L23/585 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开一种具有多层接线结构的半导体晶片。晶片包括：位于晶片上且排置成一阵列的多个裸片区以及位于裸片区之间的多个切割道区。具有未掺杂硅玻璃(undoped silica glass，USG)顶层接线层位于超低介电常数(extremely－low dielectric constant，ELK)接线层上方的半导体晶片的切割道具有至少一金属层结构大体覆盖由二切割道交界而成的角落区，以抑制晶片切割操作期间USG/ELK界面发生剥离。本发明能够解决现有技术中存在剥离缺陷问题，提高了IC装置的可靠度。
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公开(公告)号：CN101425500A
公开(公告)日：2009-05-06
申请号：CN200810173965.5
申请日：2008-10-31
Applicant: 台湾积体电路制造股份有限公司
Inventor： 陈宪伟
IPC: H01L23/522
CPC classification number: H01L21/7682 , H01L21/76807 , H01L21/76831 , H01L21/76835 , H01L23/5222 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一集成电路结构，包括半导体衬底，以及金属化层，位于半导体衬底上。金属化层包括导线、低介电常数区域，邻接该导线，且与该导线在水平方向相隔一空间、以及填充介电材料，填充至少部分该空间，其中该填充介电材料与该低介电常数区域由不同材料组成。上述的集成电路结构可进一步包含盖层，邻接填充介电材料与低介电常数区域，并位于填充介电材料与低介电常数区域上。填充介电材料的介电常数小于该盖层的介电常数。本发明的优点在于降低寄生电容，减少电迁移，改善时间相依介电击穿，以及增加校准偏差容忍度。
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公开(公告)号：CN101320725A
公开(公告)日：2008-12-10
申请号：CN200810109397.2
申请日：2008-06-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544
CPC classification number: G01R31/2884 , H01L22/34 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种集成电路参数测试线，提供增加的测试图案区域。此测试线包含于一基板上方的一介电层，于介电层上方的多个探针垫，以及形成于测试线内并于探针垫下方的空间内的一第一待测装置(DUT)。此测试线也可包含一第二待测装置，其以叠置的配置形成于探针垫下方并于第一待测装置上方的空间中。此测试线还可包含一多边形探针垫结构，在相邻探针垫间提供增加的测试图案区域。
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公开(公告)号：CN111952279B
公开(公告)日：2025-04-18
申请号：CN201910717464.7
申请日：2019-08-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528
Abstract: 提供一种半导体结构及其制造方法。一种半导体结构包括第一半导体衬底、第一内连结构、第一导电垫、第一介电层及第一导电连接件。第一半导体衬底包括位于第一半导体衬底中的多个第一半导体装置。第一内连结构设置在第一半导体衬底之上且电耦合到第一半导体装置。第一导电垫设置在第一内连结构之上且电耦合到第一内连结构。第一介电层覆盖第一导电垫及第一内连结构且第一介电层包括延伸穿过第一导电垫的一部分。第一导电连接件设置在第一内连结构上且电耦合到第一内连结构且第一导电连接件延伸穿过第一介电层的所述部分。
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