公开(公告)号：CN112582472B

公开(公告)日：2024-09-27

申请号：CN201910935453.6

申请日：2019-09-29

申请人： 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

发明人： 赵猛

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L21/265

摘要： 本发明实施例提供了一种半导体器件及形成方法。在本发明实施例中，通过在隔离层的高度不同的情况下分别采用两次离子注入形成第一防穿透注入区和第二防穿透注入区，在不增大注入能量的情况下，增大防穿透注入区的深度。第一防穿透注入区和第二防穿透注入区能够更好的避免源漏区的离子向沟道区横向扩散，能够调节半导体器件的阈值电压，避免短沟道效应，提高半导体器件的性能。

公开(公告)号：CN112490288B

公开(公告)日：2024-09-27

申请号：CN201911356238.7

申请日：2019-12-25

申请人： 株式会社东芝 ,  东芝电子元件及存储装置株式会社

发明人： 岩津泰德

IPC分类号： H01L29/78 ,  H01L29/423 ,  H01L21/336

摘要： 实施方式提供能够使得截止状态时的高耐压和导通状态时的低电阻两立的半导体装置。实施方式的半导体装置具备：第1半导体层；第1导电型的第2半导体层，设置于第1半导体层的一部分上；第2导电型的第3半导体层，设置于第2半导体层的一部分上，与第1半导体层分离；第2导电型的第4半导体层，设置于第1半导体层的其他的一部分上；第1绝缘膜，设置于第3半导体层与第4半导体层之间的部分上及第4半导体层中的第2半导体层侧的部分上；第2绝缘膜，设置于第4半导体层上，与第1绝缘膜接触，比第1绝缘膜厚；第3绝缘膜，设置于第2绝缘膜上；以及电极，设置于第1绝缘膜上、第2绝缘膜上及第3绝缘膜上。

公开(公告)号：CN112219263B

公开(公告)日：2024-09-27

申请号：CN201980028584.4

申请日：2019-11-14

申请人： 富士电机株式会社

发明人： 加藤由晴 ,  安喰彻 ,  白川彻 ,  高桥美咲 ,  三塚要 ,  吉村尚 ,  小野泽勇一 ,  泷下博 ,  吉田崇一

IPC分类号： H01L21/265 ,  H01L21/322 ,  H01L29/78 ,  H01L29/739 ,  H01L21/336

摘要： 本发明提供一种半导体装置，具备半导体基板，半导体基板具有含氢的含氢区，含氢区具有载流子浓度比根据所含有的氢的浓度和氢的活化率确定的虚拟载流子浓度高的高浓度区。半导体基板具有N型的漂移区、以与半导体基板的上表面接触的方式设置且载流子浓度比漂移区的载流子浓度高的N型的发射区、设置在发射区与漂移区之间的P型的基区、以与半导体基板的下表面接触的方式设置的P型的集电区、以及设置在集电区与漂移区之间且载流子浓度比漂移区的载流子浓度高的N型的缓冲区，含氢区被包含在缓冲区中。

公开(公告)号：CN118693156A

公开(公告)日：2024-09-24

申请号：CN202410709353.2

申请日：2024-06-03

申请人： 台湾积体电路制造股份有限公司

发明人： 潘冠廷 ,  张家豪 ,  游家权 ,  江国诚 ,  王志豪

IPC分类号： H01L29/78 ,  H01L21/336 ,  B82Y40/00

摘要： 一种半导体器件，包括：第一纳米结构，位于衬底上方；第二纳米结构，位于衬底上方，其中，第一纳米结构通过位于第一纳米结构与第二纳米结构之间的隔离结构与第二纳米结构横向分隔开；第一栅极结构，位于每个第一纳米结构周围并且位于每个第二纳米结构周围，其中，第一栅极结构在隔离结构上方延伸；第三纳米结构，位于衬底上方；以及第二栅极结构，位于每个第三纳米结构周围，其中，第二栅极结构通过介电壁与第一栅极结构分隔开。本公开的实施例还提供了形成半导体器件的方法。

公开(公告)号：CN118693152A

公开(公告)日：2024-09-24

申请号：CN202311801812.1

申请日：2023-12-25

申请人： 英特尔公司

发明人： 褚涛 ,  R·赵 ,  许国伟 ,  张凤 ,  M·庄

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L27/092 ,  B82Y10/00 ,  B82Y30/00

摘要： 本文描述了基于纳米带的晶体管装置，其中纳米带具有圆化横截面。纳米带可以包括生长在半导体沟道材料的内层之上的半导体沟道材料的帽或外层。不同的材料可以用于NMOS和PMOS晶体管的外层。在一个示例中，集成电路装置包括：由具有圆化横截面和硅外层的一个或多个纳米带形成的NMOS晶体管；以及由具有圆化横截面和硅锗外层的一个纳米带形成的PMOS晶体管。

公开(公告)号：CN118693146A

公开(公告)日：2024-09-24

申请号：CN202310352580.X

申请日：2023-04-04

申请人： 联华电子股份有限公司

发明人： 杨承桦 ,  张志谦 ,  王献德 ,  杨建军 ,  塔威 ,  张原祥

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L29/423

摘要： 本发明公开一种功率金属氧化物半导体结构以及其制作方法，其中该功率金属氧化物半导体结构包括一半导体基底、一栅极电极、一场板以及一导电图案。栅极电极与场板设置在半导体基底之上，导电图案在一垂直方向上设置在场板与半导体基底之间，且场板与导电图案位于栅极电极在一水平方向上的同一侧。一种功率金属氧化物半导体结构的制作方法包括下列步骤。在半导体基底的一第一区之上形成导电图案以及场板。然后，在半导体基底的第一区之上形成栅极电极。

公开(公告)号：CN118693129A

公开(公告)日：2024-09-24

申请号：CN202311862975.0

申请日：2023-12-29

申请人： 英特尔公司

发明人： L·P·古勒 ,  S·刘 ,  S·阿查里亚 ,  T·奥布莱恩 ,  K·加内桑 ,  A·K·拉卡尼 ,  P·K·卢特拉 ,  N·坎德尔瓦尔 ,  C·J·恩格尔 ,  B·朱 ,  M·拉马纳坦

IPC分类号： H01L29/06 ,  H01L29/41 ,  H01L29/423 ,  H01L29/78 ,  H01L27/088 ,  H01L21/8234

摘要： 用于形成具有邻近半导体器件对之间的栅极切割的集成电路的技术。那些邻近半导体器件对中的至少一个包括导电链路(例如，桥)，其穿过栅极切割以将邻近栅极连接在一起。在一个示例中，相邻的半导体器件均包括在源极区和漏极区之间延伸的半导体区，以及在相邻半导体器件的半导体区上方延伸的栅极结构。在每对相邻的半导体器件之间存在栅极切割，从而中断栅极结构并将一个半导体器件的栅极与另一个半导体器件的栅极隔离。导电链路在给定的栅极切割上方延伸，以将邻近的栅极电极电连接在一起。电介质层在桥接的栅极电极和导电链路上方延伸，并且在那些相应特征上可以具有不同的厚度。

公开(公告)号：CN118692916A

公开(公告)日：2024-09-24

申请号：CN202410767086.4

申请日：2024-06-14

申请人： 泰科天润半导体科技(北京)有限公司

发明人： 李昀佶 ,  张长沙 ,  陈彤 ,  张瑜洁

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/06

摘要： 本发明提供了一种集成肖特基二极管的沟槽栅超结碳化硅VDMOS的制备方法，包括：在碳化硅衬底的下侧面淀积金属，形成漏极金属层；在碳化硅衬底上侧面外延生长，形成漂移层；在漂移层上形成阻挡层，刻蚀、离子注入，形成超结结构层、掩蔽层、均流层、接触区、阱区及源区；去除原阻挡层，重新形成阻挡层，刻蚀阻挡层、漂移层、阱区以及均流层，形成通孔，之后进行干氧氧化形成栅介质层，所述栅介质层底部连接至所述掩蔽层，所述栅介质层内设有一沟槽；去除原阻挡层，重新形成阻挡层，刻蚀、淀积金属，形成栅极金属层；刻蚀、金属淀积，形成源极金属层，去除阻挡层，完成制备，提高器件的耐压能力。

公开(公告)号：CN118692915A

公开(公告)日：2024-09-24

申请号：CN202410709364.0

申请日：2024-06-03

申请人： 台湾积体电路制造股份有限公司

发明人： 杨芷欣 ,  王茂南 ,  陈殿豪

IPC分类号： H01L21/336 ,  H01L29/78

摘要： 一种形成半导体结构的方法包括在衬底的第一区域上方形成第一纳米结构；在衬底的第二区域上方形成第二纳米结构；在第一纳米结构周围形成第一栅极结构；用隔离区域替换第二纳米结构；以及形成延伸穿过隔离区域并延伸到衬底中的贯通孔。本公开的实施例还涉及半导体结构。

公开(公告)号：CN118231456B

公开(公告)日：2024-09-24

申请号：CN202410592069.1

申请日：2024-05-14

申请人： 深圳天狼芯半导体有限公司

发明人： 乔凯

IPC分类号： H01L29/423 ,  H01L29/78 ,  H01L21/336

摘要： 本申请属于功率器件技术领域，提供了一种碳化硅沟槽MOS器件及其制备方法、芯片，由电荷存储层与第二P型重掺杂层组成凹形结构，并在凹形结构内形成栅极介质层，通过在栅极介质层内设置与源极层接触的L形结构的分裂栅，并在分裂栅的水平部上设置互不接触的栅极，使得L形结构的分裂栅在器件正常工作时会在电荷存储层一侧感应出空穴，拓宽栅极沟槽底部的耗尽区，使此处电场降低，同时L型分裂栅极实现了栅极和源极解耦，提升了器件的高频性能和短路能力。