公开(公告)号：CN108155147B

公开(公告)日：2023-04-18

申请号：CN201711224331.3

申请日：2017-11-29

申请人： 三星电子株式会社

发明人： 李基硕 ,  尹灿植 ,  洪镇宇 ,  金根楠 ,  金桐晤 ,  金奉秀 ,  朴济民 ,  李昊仁 ,  张成豪 ,  郑基旭 ,  黄有商

IPC分类号： H01L21/768 ,  H01L23/528

摘要： 本公开提供了半导体存储器件及其制造方法。一种制造半导体存储器件的方法可以包括：提供包括单元阵列区域和外围电路区域的衬底；形成覆盖单元阵列区域并暴露外围电路区域的至少一部分的掩模图案；在由掩模图案暴露的外围电路区域上生长半导体层，使得半导体层具有与衬底不同的晶格常数；形成覆盖单元阵列区域并暴露半导体层的缓冲层；形成覆盖缓冲层和半导体层的导电层；以及图案化导电层以在单元阵列区域上形成导电线以及在外围电路区域上形成栅电极。

公开(公告)号：CN108231691A

公开(公告)日：2018-06-29

申请号：CN201711392771.X

申请日：2017-12-21

申请人： 三星电子株式会社

发明人： 李昊仁 ,  金桐晤 ,  朴硕汉 ,  尹灿植 ,  郑基旭 ,  洪镇宇 ,  朴济民 ,  李基硕 ,  张燽娟

IPC分类号： H01L21/8242

CPC分类号： H01L27/10823 ,  H01L21/762 ,  H01L21/76834 ,  H01L21/823462 ,  H01L21/823468 ,  H01L27/1248 ,  H01L29/432 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7869 ,  H01L27/10844

摘要： 一种制造半导体器件的方法包括：在第一区域与第二区域之间的衬底上形成器件隔离膜；形成第一密封膜和第二密封膜，使得第二密封膜的蚀刻选择性小于第一密封膜的蚀刻选择性；图案化第一密封膜和第二密封膜以暴露器件隔离膜的一部分和第二区域，使得底切被限定在第二密封膜的下表面下方；形成填充底切的填充膜，填充膜的厚度在第二密封膜的侧表面上比在其上表面上更厚；去除填充膜的一部分以在底切中形成填充间隔物；在填充间隔物上形成高k电介质膜和金属膜，并且图案化高k电介质膜和金属膜。

公开(公告)号：CN108155147A

公开(公告)日：2018-06-12

申请号：CN201711224331.3

申请日：2017-11-29

申请人： 三星电子株式会社

发明人： 李基硕 ,  尹灿植 ,  洪镇宇 ,  金根楠 ,  金桐晤 ,  金奉秀 ,  朴济民 ,  李昊仁 ,  张成豪 ,  郑基旭 ,  黄有商

IPC分类号： H01L21/768 ,  H01L23/528

CPC分类号： H01L27/2436 ,  H01L27/10823 ,  H01L27/10844 ,  H01L27/10876 ,  H01L27/10897 ,  H01L27/228 ,  H01L21/76838 ,  H01L23/528

摘要： 本公开提供了半导体存储器件及其制造方法。一种制造半导体存储器件的方法可以包括：提供包括单元阵列区域和外围电路区域的衬底；形成覆盖单元阵列区域并暴露外围电路区域的至少一部分的掩模图案；在由掩模图案暴露的外围电路区域上生长半导体层，使得半导体层具有与衬底不同的晶格常数；形成覆盖单元阵列区域并暴露半导体层的缓冲层；形成覆盖缓冲层和半导体层的导电层；以及图案化导电层以在单元阵列区域上形成导电线以及在外围电路区域上形成栅电极。

公开(公告)号：CN118522653A

公开(公告)日：2024-08-20

申请号：CN202311622220.3

申请日：2023-11-30

申请人： 三星电子株式会社

发明人： 林真男 ,  李昊仁 ,  李东均 ,  梁相喆 ,  李炳铉

IPC分类号： H01L21/66 ,  H01L21/027 ,  H01L21/68 ,  G03F7/20

摘要： 一种制造半导体器件的方法可以包括：通过执行第一曝光工艺在第一晶片上形成目标图案；测量目标图案的未对准值；基于未对准值计算块未对准值和图案未对准值；基于块未对准值计算块校正值，基于图案未对准值计算图案校正值；以及基于块校正值和图案校正值对第二晶片执行第二曝光工艺。

公开(公告)号：CN116403990A

公开(公告)日：2023-07-07

申请号：CN202310002578.X

申请日：2023-01-03

申请人： 三星电子株式会社

发明人： 林静范 ,  金昇辰 ,  梁相喆 ,  李全一 ,  李昊仁

IPC分类号： H01L23/528 ,  H10B12/00

摘要： 一种半导体器件包括在半导体衬底上的电连接在一起成为电容器的顶部电极的环形电极的垂直堆叠。还提供电容器的底部电极，其在与衬底的表面正交的方向上垂直地延伸并延伸穿过环形电极的垂直堆叠的中心。提供电绝缘的底部支撑图案，其在环形电极中的最下面的环形电极和环形电极中的中间的环形电极之间延伸。

公开(公告)号：CN108987406A

公开(公告)日：2018-12-11

申请号：CN201810494130.3

申请日：2018-05-22

申请人： 三星电子株式会社

发明人： 尹灿植 ,  李昊仁 ,  李基硕 ,  朴济民

IPC分类号： H01L27/11568

CPC分类号： H01L29/0649 ,  G11C11/4085 ,  H01L21/76232 ,  H01L27/10814 ,  H01L27/10894 ,  H01L27/10897 ,  H01L27/11568

摘要： 本发明提供一种集成电路器件和制造该集成电路器件的方法，其中该集成电路器件包括具有沿平行于衬底的上表面的方向彼此分开的第一区域和第二区域的衬底。界面器件隔离层填充在第一区域与第二区域之间的界面区域中的界面沟槽，并且限定位于第一区域中的第一有源区的一部分和位于第二区域中的第二有源区的一部分。绝缘图案从第一区域延伸到界面器件隔离层的上部分。绝缘图案覆盖界面器件隔离层的至少一部分和第一有源区。绝缘图案在界面器件隔离层的上表面上限定底切区域。掩埋图案实质上填充底切区域。

公开(公告)号：CN108400130B

公开(公告)日：2022-07-12

申请号：CN201810127428.0

申请日：2018-02-07

申请人： 三星电子株式会社

发明人： 郑基旭 ,  金桐吾 ,  朴硕汉 ,  尹灿植 ,  李基硕 ,  李昊仁 ,  张燽娟 ,  朴济民 ,  洪镇宇

IPC分类号： H01L23/535

摘要： 本发明提供一种半导体装置。所述半导体装置包括：衬底，包括单元区、核心区及位于单元区与核心区之间的边界区；边界元件隔离层，位于衬底的边界区中以将单元区与核心区隔开；高介电常数介电层，位于边界元件隔离层的至少一部分及衬底的核心区上；第一逸出功金属图案，包括与边界元件隔离层交叠的第一延伸部，第一逸出功金属图案位于高介电常数介电层上；以及第二逸出功金属图案，包括与边界元件隔离层交叠的第二延伸部，第二逸出功金属图案位于第一逸出功金属图案上，其中第一延伸部在从核心区朝单元区的方向上延伸的第一长度与第二延伸部在从核心区朝单元区的方向上延伸的第二长度不同。

公开(公告)号：CN108206156A

公开(公告)日：2018-06-26

申请号：CN201711372376.5

申请日：2017-12-19

申请人： 三星电子株式会社

发明人： 尹灿植 ,  李基硕 ,  郑基旭 ,  金桐晤 ,  李昊仁 ,  朴济民 ,  朴硕汉 ,  洪镇宇 ,  张燽娟 ,  丁贤玉 ,  徐有辰

IPC分类号： H01L21/762 ,  H01L21/8238 ,  H01L27/092

CPC分类号： H01L29/0649 ,  H01L21/0206 ,  H01L21/30604 ,  H01L21/76224 ,  H01L21/823878 ,  H01L27/092 ,  H01L29/4236 ,  H01L21/76232

摘要： 可以提供一种半导体器件，其包括具有第一沟槽的衬底、在第一沟槽的内侧面上的第一绝缘衬垫、以及在第一子沟槽的内侧面上的第二绝缘衬垫，第一子沟槽由第一沟槽中的第一绝缘衬垫限定，在垂直于衬底的顶表面的方向上邻接第一子沟槽的内侧面的第二绝缘衬垫的顶部水平不同于第一沟槽外部的衬底的顶表面。

公开(公告)号：CN107887364A

公开(公告)日：2018-04-06

申请号：CN201710858966.2

申请日：2017-09-21

申请人： 三星电子株式会社

发明人： 申树浩 ,  李周益 ,  李俊镐 ,  李基硕 ,  金光敏 ,  文一荣 ,  朴济民 ,  徐范锡 ,  尹灿植 ,  李昊仁

IPC分类号： H01L23/544 ,  H01L21/768

CPC分类号： H01L23/544 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10876 ,  H01L27/10885 ,  H01L27/10894 ,  H01L27/10897 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/5446 ,  H01L21/76802

摘要： 提供一种具有对准键的半导体装置及其制造方法。对准键在基底上，该对准键包括：第一子对准键图案，具有顺序地堆叠在基底上的第一导电图案、第二导电图案和覆盖介电图案；对准键沟槽，穿过第一子对准键图案的至少一部分；以及下导电图案，在对准键沟槽中。对准键沟槽包括：上沟槽，设置在覆盖介电图案中且具有第一宽度；以及下沟槽，从上沟槽向下延伸且具有比第一宽度小的第二宽度。下导电图案包括分别设置在下沟槽的相对侧壁上的侧壁导电图案。

公开(公告)号：CN118317596A

公开(公告)日：2024-07-09

申请号：CN202311296710.9

申请日：2023-10-09

申请人： 三星电子株式会社

发明人： 李昊仁 ,  李炳铉 ,  李镐旭

IPC分类号： H10B12/00

摘要： 提供了一种半导体装置及其制造方法。该半导体装置包括：衬底，其包括单元阵列区和设置在单元阵列区周围的核心区；多个存储元件接触件；接触插塞；以及接触插塞间隔件。多个存储元件接触件可以包括第一存储元件接触件和至少一个第二存储元件接触件，第一存储元件接触件是多个存储元件接触件中最靠近核心区的存储元件接触件，使得第一存储元件接触件位于核心区和至少一个第二存储元件接触件之间。第一存储元件接触件的顶表面和至少一个第二存储元件接触件的顶表面之间在垂直于衬底的竖直方向上的台阶差为5nm或更小。