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公开(公告)号：CN118198136A
公开(公告)日：2024-06-14
申请号：CN202410435689.4
申请日：2024-04-11
申请人： 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336
摘要： 本发明公开了一种改进导通特性的硅基超级结场效应晶体管，包括：衬底、n‑型漂移区、超级结p型梯形掺杂区、p‑型基区、n+型源区、源极金属铝和栅氧及多晶硅层；其中，n‑型漂移区位于衬底的上部；n‑型漂移区内部设置有倒梯形沟槽，超级结p型梯形掺杂区设置于倒梯形沟槽内；p‑型基区位于超级结p型梯形掺杂区的上部；n+型源区嵌于p‑型基区内；栅氧及多晶硅层位于n‑型漂移区、p‑型基区和n+型源区的上部；其中，与p‑型基区和n+型源区对应的栅氧及多晶硅层的位置处开设通孔；源极金属铝位于栅氧及多晶硅层的上部，其中，源极金属铝的部分与p‑型基区和n+型源区相接触。本发明解决传统超级结结构带来的通流能力弱、导通损耗大问题。
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公开(公告)号：CN116302786A
公开(公告)日：2023-06-23
申请号：CN202211689649.X
申请日：2022-12-27
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 一种基于FPGA的可扩展CPU监控装置，I/O接口译码时序模块与CPU的I/O接口连接，解析来自CPU的指令并将指令相应地下发给ADC驱动时序模块、OC指令控制模块、1553B通信监控模块、1553B时序控制模块；ADC驱动时序模块根据相应指令对模数转换器(ADC)进行状态控制，所述指令包括：启动和结束AD转换、通道切换；OC指令控制模块根据相应指令对输出控制器(OC)进行状态控制，所述指令包括：打开和关闭OC通道、通道切换；1553B时序控制模块和1553B通信监控模块分别与1553B协议芯片连接，1553B时序控制模块根据指令对1553B协议芯片进行状态控制；1553B通信监控模块根据相应指令对1553B协议芯片进行状态监控。本发明大幅度降低了监控系统的时延和监控能力，满足多路信号采集和监控的需求。
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公开(公告)号：CN102866865B
公开(公告)日：2015-02-11
申请号：CN201210329880.8
申请日：2012-09-07
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F3/06
摘要： 一种FPGA专用配置存储器多版本码流存储电路架构，包括版本选择寄存器201、版本标识寄存器组202、同或逻辑203、数据存储块阵列204和多路选择器205。本发明将数据存储阵列由传统的只能存储一个版本的设计码流改进为可存储多个版本设计码流的数据存储块阵列，码流版本的选择可使用外部版本选择端口或者内部可编程版本选择控制位进行。采用本发明FPGA专用配置存储器可以将单个设计码流存储在一个数据存储块中，容量较大的设计码流可以跨越多个数据存储块存储，甚至可以通过配置存储器级联的方式跨越多个配置存储器存储；采用此电路架构的FPGA专用配置存储器支持在线系统多版本码流存储，这极大提升了面向FPGA配置应用的灵活性。
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公开(公告)号：CN117873614A
公开(公告)日：2024-04-12
申请号：CN202311747138.3
申请日：2023-12-18
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 一种FPGA芯片内部资源可视化方法，包括获取FPGA芯片内部的资源信息，然后将获取到的资源信息进行编码，并在开始资源图形绘制时进行解码，然后对资源信息分类，依次设置绘制信息，并转化为同一类型数据，最后对这些数据进行统一渲染，得到芯片资源图像。该方法通过编码和解码的方式降低了在绘制时所使用的数据量，并采用转化为同一类型数据后统一渲染的方式实现所有图形的统一绘制，最终较为精确的绘制了芯片内部各个物理资源的位置和区别，以便于开发人员可以更好的优化电路。
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公开(公告)号：CN102866865A
公开(公告)日：2013-01-09
申请号：CN201210329880.8
申请日：2012-09-07
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F3/06
摘要： 一种FPGA专用配置存储器多版本码流存储电路架构，包括版本选择寄存器201、版本标识寄存器组202、同或逻辑203、数据存储块阵列204和多路选择器205。本发明将数据存储阵列由传统的只能存储一个版本的设计码流改进为可存储多个版本设计码流的数据存储块阵列，码流版本的选择可使用外部版本选择端口或者内部可编程版本选择控制位进行。采用本发明FPGA专用配置存储器可以将单个设计码流存储在一个数据存储块中，容量较大的设计码流可以跨越多个数据存储块存储，甚至可以通过配置存储器级联的方式跨越多个配置存储器存储；采用此电路架构的FPGA专用配置存储器支持在线系统多版本码流存储，这极大提升了面向FPGA配置应用的灵活性。
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公开(公告)号：CN102419415B
公开(公告)日：2014-07-02
申请号：CN201110254917.0
申请日：2011-08-31
IPC分类号： G01R31/28
摘要： 本发明公开了一种基于边界扫描电路的TAP接口优化电路，在不改变优化前测试时钟频率的前提下，将传统TAP接口的四个或者五个PIN脚压缩至一个或者两个，从而利用JTAG控制器实现访问目标IC中边界扫描电路的功能。本发明适用于需要进行串行操作的边界扫描电路中，实现对目标IC的测试、仿真、调试等功能。尤其是对于微控制器、微处理器、混合信号设备等PIN脚数目受限的电路来说，本发明将更具适用性。
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公开(公告)号：CN102340304A
公开(公告)日：2012-02-01
申请号：CN201110254920.2
申请日：2011-08-31
IPC分类号： H03K19/0175 , G01R31/3185
摘要： 本发明介绍了一种TAP接口优化电路，在不改变优化前测试时钟频率的前提下，将传统TAP接口的四个或者五个PIN脚压缩至两个或者三个，从而利用JTAG控制器实现访问目标IC中边界扫描电路的功能。本发明适用于需要进行串行操作的边界扫描电路中，实现对目标IC的测试、仿真、调试等功能。尤其是对于微控制器、微处理器、混合信号设备等PIN脚数目受限的电路来说，本发明将更具适用性。
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公开(公告)号：CN101515020B
公开(公告)日：2011-05-04
申请号：CN200910078845.1
申请日：2009-03-05
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： G01R31/3185
摘要： 一种FPGA逻辑资源的内建自测试方法，将FPGA内部逻辑模块按列交替分成左右两半部分，测试时首先将右半部分逻辑块阵列配置为待测电路，其余逻辑块阵列配置为测试向量产生电路和输出响应分析电路，然后将左半部分逻辑块阵列配置为待测电路，其余逻辑块阵列配置为测试向量产生电路和输出响应分析电路，每个过程保持电路结构不变，通过多次配置覆盖所有逻辑资源，测试结果通过内部构建的扫描寄存器链输出。本发明中将所有配置为响应分析电路的逻辑模块按照一维阵列首尾级联起来，简化了自测试结果取回方式，在100％测试覆盖率前提下，减少了FPGA逻辑资源的配置次数，降低了测试成本，增加了测试灵活性，从而提高测试效率。
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公开(公告)号：CN101478308B
公开(公告)日：2011-03-30
申请号：CN200910076330.8
申请日：2009-01-13
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： H03L7/18
摘要： 基于延时锁定环的可配置频率合成电路，包括由鉴相器、控制器、可变延时链组成的延时锁定环、由倍频合成器和分频合成器组成的频率合成器、配置SRAM，鉴相器接收参考时钟和反馈时钟，经鉴相比较后输出比较信号和锁定信号，比较信号和锁定信号经过控制器处理后输出控制电压控制可变延时链产生N个相位时钟输出至频率合成器，倍频合成器和分频合成器在配置SRAM的控制下控制倍频合成器中R/S触发器的置位/复位时间产生倍频时钟信号，控制分频合成器中R/S触发器的置位/复位时间产生分频时钟信号。本发明电路结构简单，通过改变内嵌配置SRAM中的码流值，可以灵活改变频率合成系数从而得到所需的分频倍频系数，可应用于现场可编程逻辑阵列中。
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公开(公告)号：CN101488744B
公开(公告)日：2010-11-10
申请号：CN200910078846.6
申请日：2009-03-05
申请人： 北京时代民芯科技有限公司 , 中国航天时代电子公司第七七二研究所
IPC分类号： H03K19/0185 , H03K19/003
摘要： 一种可以减小电源线和地线噪声的输出驱动缓冲器，在现有的由单个PMOS晶体管和NMOS晶体管组成的推挽式结构基础上，加入了速率转换控制电路和单脉冲产生电路，速率转换控制电路和单脉冲产生电路并联，速率控制电路通过控制上拉或者下拉开关晶体管的栅极电流来实现对上拉或者下拉开关晶体管开关时间的控制，从而为输出驱动缓冲器提供一个合适的转换速率，避免电源线和地线上的噪声，单脉冲产生电路可以为上拉或者下拉开关晶体管提供一个短暂的脉冲，保证在减小电源线和地线噪声的同时，又不影响输出驱动缓冲器的性能。
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