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公开(公告)号：CN108054084B
公开(公告)日：2022-06-07
申请号：CN201810011903.8
申请日：2013-06-24
Applicant: 英特尔公司
IPC: H01L21/02 , H01L21/283 , H01L21/285 , H01L21/84 , H01L27/12 , H01L29/06 , H01L29/20 , H01L29/201 , H01L29/423 , H01L29/66 , H01L29/778 , H01L29/78 , H01L29/80
Abstract: 本发明描述了纳米尺度模板结构上的Ⅲ族‑N晶体管。Ⅲ‑N半导体沟道形成在Ⅲ‑N过渡层上，Ⅲ‑N过渡层形成在诸如鳍状物侧壁的硅模板结构的(111)或(110)表面上。在实施例中，硅鳍状物具有可与Ⅲ‑N外延膜厚度相比拟的宽度，以实现更兼容的晶种层，允许较低的缺陷密度和/或减小的外延膜厚度。在实施例中，过渡层为GaN并且半导体沟道包括铟(In)，以增大半导体沟道的导带与硅鳍状物的导带的偏离。在其它实施例中，鳍状物是牺牲性的并且在晶体管制造期间被去除或氧化，或者通过其它方式被转换成电介质结构。在采用牺牲鳍状物的某些实施例中，Ⅲ‑N过渡层和半导体沟道大体上是纯GaN，允许击穿电压高于存在硅鳍状物的情况下可维持的击穿电压。
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公开(公告)号：CN107667424B
公开(公告)日：2022-02-18
申请号：CN201580080319.2
申请日：2015-06-26
Applicant: 英特尔公司
IPC: H01L21/8258 , H01L27/085 , H01L29/06 , H01L29/778 , H01L21/02 , H01L29/20
Abstract: 描述了包括从设置在晶体基板之上的沟槽层中的一个或多个沟槽延伸出来的高架晶体结构的晶体异质结构。在一些实施例中，界面层设置在硅基板表面之上。所述界面层便于在一定的生长温度下从沟槽底部生长高架结构，否则所述生长温度可能使基板表面劣化并且在所述高架结构中引发更多缺陷。所述沟槽层可以设置在所述界面层之上，其中，沟槽底部使所述界面层的一部分暴露。可以从沟槽过生长具有低缺陷密度表面的任意大的合并晶体结构。诸如III‑N晶体管的器件可以被进一步形成在升高晶体结构上，而基于硅的器件(例如，晶体管)可以形成在硅基板的其它区域中。
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公开(公告)号：CN106922200B
公开(公告)日：2021-11-09
申请号：CN201480083467.5
申请日：2014-12-18
Applicant: 英特尔公司
IPC: H01L29/778
Abstract: 本说明书涉及包括凹陷的栅极电极的n沟道氮化镓晶体管，其中在栅极电极与氮化镓层之间的极化层小于大约1nm。在另外的实施例中，n沟道氮化镓晶体管可以具有非对称配置，其中栅极至漏极长度大于栅极至源极长度。在另一实施例中，当与使用基于硅的晶体管的无线功率/充电设备相比时，为了提高的效率、更长的传输距离和更小的形状因子，可以在无线功率/充电设备中利用n沟道氮化镓晶体管。
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公开(公告)号：CN107004706B
公开(公告)日：2021-03-09
申请号：CN201480083474.5
申请日：2014-12-17
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/318 , H01L21/336
Abstract: 本公开内容的实施例涉及集成电路(IC)管芯。在实施例中，IC管芯可以包括半导体基板和设置在半导体基板之上的缓冲层。缓冲层可以具有形成在其中的多个开口。在实施例中，管芯还可以包括多个Ⅲ族氮化物结构。多个Ⅲ族氮化物结构中的个体Ⅲ族氮化物结构可以包括设置在多个开口中的相应的开口中的下部和设置在相应的开口之上的上部。在实施例中，上部可以包括在缓冲层的表面之上从相应的开口的侧壁径向延伸以形成围绕相应的开口的外围的基底。可以描述和/或要求保护其它实施例。
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公开(公告)号：CN106030816B
公开(公告)日：2019-10-18
申请号：CN201480076340.0
申请日：2014-03-26
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
Abstract: 讨论了与具有增强的击穿电压的III‑N晶体管有关的技术、包含这样的晶体管的系统以及用于形成它们的方法。这样的晶体管包括处于衬底之上的具有开口的硬掩模、源极、漏极以及处于源极与漏极之间的沟道，并且源极或漏极的一部分设置在硬掩模的开口之上。
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Patent Agency Ranking
公开(公告)号：CN107833910A
公开(公告)日：2018-03-23
申请号：CN201711054009.0
申请日：2014-01-09
Applicant: 英特尔公司
Inventor： R·皮拉里塞泰 , W·拉赫马迪 , V·H·勒 , S·H·宋 , J·S·卡治安 , J·T·卡瓦列罗斯 , H·W·田 , G·杜威 , M·拉多萨夫列维奇 , B·舒金 , N·慕克吉
IPC: H01L29/06 , H01L29/165 , H01L29/205 , H01L29/423 , H01L29/78 , H01L29/786 , H01L21/336
CPC classification number: H01L29/78609 , H01L29/0653 , H01L29/0673 , H01L29/0676 , H01L29/165 , H01L29/205 , H01L29/42392 , H01L29/66742 , H01L29/785 , H01L29/78606 , H01L29/78618 , H01L29/78681 , H01L29/78684 , H01L29/78696
Abstract: 描述了具有锗或III-V族有源层的深环栅极半导体器件。例如，非平面半导体器件包括设置在衬底上方的异质结构。所述异质结构包括位于具有不同组分的上部层与下部层之间的异质结。有源层设置在所述异质结构上方并且具有不同于所述异质结构的所述上部层和下部层的组分。栅极电极叠置体设置在所述有源层的沟道区上并且完全环绕所述有源层的所述沟道区，并且设置在所述上部层的沟槽中并且至少部分地在所述异质结构的所述下部层中。源极区和漏极区设置在所述栅极电极叠置体的任一侧上的所述有源层中和所述上部层中，但不在所述下部层中。
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公开(公告)号：CN107004706A
公开(公告)日：2017-08-01
申请号：CN201480083474.5
申请日：2014-12-17
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/318 , H01L21/336
Abstract: 本公开内容的实施例涉及集成电路(IC)管芯。在实施例中，IC管芯可以包括半导体基板和设置在半导体基板之上的缓冲层。缓冲层可以具有形成在其中的多个开口。在实施例中，管芯还可以包括多个Ⅲ族氮化物结构。多个Ⅲ族氮化物结构中的个体Ⅲ族氮化物结构可以包括设置在多个开口中的相应的开口中的下部和设置在相应的开口之上的上部。在实施例中，上部可以包括在缓冲层的表面之上从相应的开口的侧壁径向延伸以形成围绕相应的开口的外围的基底。可以描述和/或要求保护其它实施例。
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公开(公告)号：CN106796953A
公开(公告)日：2017-05-31
申请号：CN201480082362.8
申请日：2014-10-30
Applicant: 英特尔公司
IPC: H01L29/778
CPC classification number: H01L29/7783 , H01L21/283 , H01L21/3085 , H01L29/04 , H01L29/045 , H01L29/0847 , H01L29/2003 , H01L29/4236 , H01L29/452 , H01L29/66462 , H01L29/7786
Abstract: 本说明书涉及包括至少一个源极/漏极结构的氮化镓晶体管，该源极/漏极结构具有在氮化镓晶体管的2D电子气与源极/漏极结构之间的低接触电阻。低接触电阻可以是源极/漏极结构的至少一部分作为邻接2D电子气的单晶结构的结果。在一个实施例中，单晶结构与用作成核位置的氮化镓晶体管的电荷感应层的一部分一起生长。
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公开(公告)号：CN104885228A
公开(公告)日：2015-09-02
申请号：CN201480003664.1
申请日：2014-01-09
Applicant: 英特尔公司
Inventor： R·皮拉里塞泰 , W·拉赫马迪 , V·H·勒 , S·H·宋 , J·S·卡治安 , J·T·卡瓦列罗斯 , H·W·田 , G·杜威 , M·拉多萨夫列维奇 , B·舒金 , N·慕克吉
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/78609 , H01L29/0653 , H01L29/0673 , H01L29/0676 , H01L29/165 , H01L29/205 , H01L29/42392 , H01L29/66742 , H01L29/785 , H01L29/78606 , H01L29/78618 , H01L29/78681 , H01L29/78684 , H01L29/78696
Abstract: 描述了具有锗或III-V族有源层的深环栅极半导体器件。例如，非平面半导体器件包括设置在衬底上方的异质结构。所述异质结构包括位于具有不同组分的上部层与下部层之间的异质结。有源层设置在所述异质结构上方并且具有不同于所述异质结构的所述上部层和下部层的组分。栅极电极叠置体设置在所述有源层的沟道区上并且完全环绕所述有源层的所述沟道区，并且设置在所述上部层的沟槽中并且至少部分地在所述异质结构的所述下部层中。源极区和漏极区设置在所述栅极电极叠置体的任一侧上的所述有源层中和所述上部层中，但不在所述下部层中。
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公开(公告)号：CN104813476A
公开(公告)日：2015-07-29
申请号：CN201380060176.X
申请日：2013-06-24
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/2003 , H01L21/02164 , H01L21/02238 , H01L21/02255 , H01L21/0228 , H01L21/0254 , H01L21/283 , H01L21/28575 , H01L21/84 , H01L27/1203 , H01L29/0649 , H01L29/201 , H01L29/42356 , H01L29/66462 , H01L29/66795 , H01L29/7787 , H01L29/78 , H01L29/785 , H01L29/7851 , H01L29/802
Abstract: 本发明描述了纳米尺度模板结构上的Ⅲ族-N晶体管。Ⅲ-N半导体沟道形成在Ⅲ-N过渡层上，Ⅲ-N过渡层形成在诸如鳍状物侧壁的硅模板结构的(111)或(110)表面上。在实施例中，硅鳍状物具有可与Ⅲ-N外延膜厚度相比拟的宽度，以实现更兼容的晶种层，允许较低的缺陷密度和/或减小的外延膜厚度。在实施例中，过渡层为GaN并且半导体沟道包括铟(In)，以增大半导体沟道的导带与硅鳍状物的导带的偏离。在其它实施例中，鳍状物是牺牲性的并且在晶体管制造期间被去除或氧化，或者通过其它方式被转换成电介质结构。在采用牺牲鳍状物的某些实施例中，Ⅲ-N过渡层和半导体沟道大体上是纯GaN，允许击穿电压高于存在硅鳍状物的情况下可维持的击穿电压。
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