公开(公告)号：CN117497564A

公开(公告)日：2024-02-02

申请号：CN202311486744.4

申请日：2023-11-08

申请人： 西安微电子技术研究所

发明人： 蒋玉贵 ,  葛洪磊 ,  刘如征 ,  刘存生 ,  李勇军

IPC分类号： H01L29/06 ,  H01L21/74

摘要： 本发明公开了一种改善P型埋层区域外延层错的结构及方法，属于半导体集成电路制造技术领域。针对双极产品流片过程中P型埋层区域外延层错较多的问题，通过在P型衬底上设有N埋区域和P埋区域，且将P埋区域与N埋区域间隔设置，再对P埋区域和N埋区域上设P型外延层，形成P型外延层时通过优化P埋推阱方法升温气氛解决高温过程氧刻蚀异常，降低氧化层厚度以及管控外延淀积前HCL预处理抛光速率规避P埋注入离子损伤层。通过本发明提出的结构及方法能够将产品P型埋层区域外延后层错数量由基线的400个以上降低至30个以内，从而解决现有技术中双极产品流片过程中P型埋层区域外延层错较多的问题，有效提升双极产品的参数一致性和可靠性。

公开(公告)号：CN116995026A

公开(公告)日：2023-11-03

申请号：CN202311127119.0

申请日：2023-09-01

申请人： 上海积塔半导体有限公司

发明人： 廖黎明 ,  仇峰 ,  胡林辉 ,  张强 ,  李园园

IPC分类号： H01L21/762 ,  H01L21/768 ,  H01L21/74 ,  H01L23/48

摘要： 本申请提供一种深沟槽隔离结构装置及其制备方法。深沟槽隔离结构包括：第一导电类型的衬底；衬底内具有第二导电类型的掩埋层；第一导电类型与第二导电类型不同；第一沟槽，位于衬底内，且自衬底的上表面延伸至掩埋层内；第二导电类型的第一导电层，覆盖第一沟槽的侧壁；第二沟槽，位于衬底内，且第一导电层的内侧；隔离介质层，覆盖第二沟槽的侧壁；第三沟槽，位于衬底内，且位于隔离介质层的内侧。本申请的深沟槽隔离结构中，通过设置两种不同类型的导电层和隔离介质层，具有高性能隔离效果的同时，可以实现对掩埋层和衬底的接触连接，适用范围广，可以推广到更多不同的技术平台。

公开(公告)号：CN115083995A

公开(公告)日：2022-09-20

申请号：CN202210541775.4

申请日：2022-05-17

申请人： 华虹半导体(无锡)有限公司

发明人： 许昭昭

IPC分类号： H01L21/74 ,  H01L21/265 ,  H01L21/324

摘要： 本申请涉及半导体集成电路技术领域，具体涉及一种埋层引出结构制作方法和结构。方法包括：在衬底中形成第一导电类型埋层；在衬底上形成第一外延层；在第一外延层上，通过第一光罩，以第一能量进行第一导电类型杂质注入；在第一外延层上，通过第一光罩，以第二能量进行第一导电类型杂质注入，形成第一导电类型杂质注入区；第一能量高于第二能量；进行快速热退火过程；在第一外延层上形成第二外延层；进行热推阱工艺，形成位于第一外延层中的第一导电类型阱区A部和位于第二外延层中的第一导电类型阱区B部；在第二外延层上进行第一导电类型杂质注入形成第一导电类型引出区，第一导电类型引出区向下与第一导电类型阱区B部接触连接。

公开(公告)号：CN114600232A

公开(公告)日：2022-06-07

申请号：CN202080064711.9

申请日：2020-09-16

申请人： 东京毅力科创株式会社

发明人： 尤凯鸿 ,  约迪·格热希科维亚克 ,  尼古拉斯·乔伊 ,  杰弗里·史密斯

IPC分类号： H01L21/768 ,  H01L21/74 ,  H01L21/8238 ,  H01L23/528 ,  H01L23/532 ,  H01L23/535

摘要： 金属化的方法包括接收在其中形成有凹陷的衬底。该凹陷具有底部和侧壁，并且在凹陷的底部和侧壁上沉积共形衬里。从凹陷的上部去除共形衬里，以露出凹陷的上侧壁，同时留下凹陷的下部中的共形衬里，从而覆盖凹陷的底部和下侧壁。在凹陷的下部中沉积金属以形成金属化特征，该金属化特征包括在凹陷的下部中的共形衬里和金属。

公开(公告)号：CN114450772A

公开(公告)日：2022-05-06

申请号：CN202080067413.5

申请日：2020-09-04

申请人： 东京毅力科创株式会社

发明人： 杰弗里·史密斯 ,  新实宽明 ,  约迪·格热希科维亚克 ,  丹尼尔·沙内穆加梅 ,  拉尔斯·利布曼 ,  苏巴迪普·卡尔 ,  坎达巴拉·塔皮利 ,  安东·德维利耶

IPC分类号： H01L21/28 ,  H01L21/3205 ,  H01L21/336 ,  H01L21/74 ,  H01L21/768 ,  H01L21/822 ,  H01L21/8234 ,  H01L21/8238 ,  H01L23/528 ,  H01L23/535 ,  H01L27/06 ,  H01L27/088 ,  H01L27/092 ,  H01L29/423 ,  H01L29/786

摘要： 在衬底上形成第一晶体管的第一源极/漏极(S/D)结构，并且其位于第一晶体管的第一沟道结构的第一端处。在第一S/D结构的表面上沉积第一替代硅化物层，并且其由第一电介质制成。形成第二电介质以覆盖第一替代硅化物层和第一S/D结构。随后在第二电介质中形成第一互连开口，以露出第一替代硅化物层。用第一替代互连层填充第一互连开口，其中，该第一替代互连层由第三电介质制成。进一步地，对衬底执行热处理。去除第一替代互连层和第一替代硅化物层。在第一S/D结构的表面上形成第一硅化物层。

公开(公告)号：CN112864085A

公开(公告)日：2021-05-28

申请号：CN201911190707.2

申请日：2019-11-28

申请人： 长鑫存储技术有限公司

发明人： 何丹丹

IPC分类号： H01L21/74

摘要： 本发明涉及一种半导体器件的制备方法，半导体器件的制备方法包括：提供一衬底和位于衬底表面的介质层，介质层具有开口，开口显露出衬底，显露的衬底的表面形成有第一氧化层；去除第一氧化层；于显露的衬底表面形成接触层，接触层的表面形成有第二氧化层；去除第二氧化层；于开口内填充互连材料层。上述半导体器件的制备方法，于显露的衬底表面形成接触层来降低接触电阻，而且去除显露的衬底表面生成的第一氧化层和接触层表面生成的第二氧化层，防止由于第一氧化层和第二氧化层存在导致接触电阻增大，避免出现断路，使得器件良率提升。

公开(公告)号：CN106876318B

公开(公告)日：2020-05-08

申请号：CN201510920864.X

申请日：2015-12-11

申请人： 中芯国际集成电路制造(北京)有限公司 ,  中芯国际集成电路制造(上海)有限公司

发明人： 仲纪者 ,  吴智华

IPC分类号： H01L21/74

摘要： 一种半导体器件及其制造方法，所述制造方法包括：形成具有掺杂离子的衬底，包括器件区域和围绕器件区域的保护环区域；在保护环区域的衬底内形成与衬底的掺杂离子类型不同的深阱埋层；在深阱埋层上方的保护环区域衬底内形成环绕保护环区域的第一阱区以及环绕第一阱区的第二阱区，第一阱区和第二阱区均与深阱埋层相连并延伸至衬底表面，且掺杂离子类型与衬底不同；在衬底表面形成保护环结构。本发明通过形成深阱埋层、第一阱区和第二阱区，构成封闭的抗干扰护栏，由于深阱埋层、第一阱区和第二阱区的掺杂离子类型与衬底不同，因此构成的抗干扰护栏可以隔绝保护环区域的衬底，从而防止干扰信号通过保护环结构进入衬底内而影响其他器件的电学性能。

公开(公告)号：CN102810501B

公开(公告)日：2017-05-24

申请号：CN201110144978.1

申请日：2011-05-31

申请人： 中国科学院微电子研究所

发明人： 尹海洲 ,  朱慧珑 ,  骆志炯

IPC分类号： H01L21/74 ,  H01L29/06

CPC分类号： H01L21/823481 ,  H01L21/823493 ,  H01L21/823878 ,  H01L21/823892 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/66651

摘要： 一种半导体技术领域的阱区的形成方法和半导体基底，一种所述方法包括：在半导体衬底上形成隔离区，以隔离有源区；选定至少一个所述有源区，在选定的所述有源区内形成第一阱区；以掩模覆盖选定的所述有源区，刻蚀剩余的所述有源区，以形成凹槽；外延生长半导体材料，以填充所述凹槽。另一种所述方法包括：在半导体衬底内形成隔离区，以隔离有源区；在所述有源区内形成阱区；刻蚀所述有源区，以形成凹槽，所述凹槽的深度小于或等于所述阱区的深度；外延生长半导体材料，以填充所述凹槽。所述半导体基底，包括：材料不同的半导体衬底和修正半导体区。本发明去除了穿过隔离结构进行横向扩散的掺杂离子，保证了半导体器件的阈值电压稳定。

公开(公告)号：CN105070746A

公开(公告)日：2015-11-18

申请号：CN201510516801.8

申请日：2012-04-20

申请人： 万国半导体股份有限公司

发明人： 雪克·玛力卡勒强斯瓦密

IPC分类号： H01L29/417 ,  H01L21/74 ,  H01L29/78 ,  H01L21/768 ,  H01L21/336

摘要： 本发明提出了一种形成在半导体衬底上的场效应管，栅极、源极和漏极区形成在半导体衬底上，所述的栅极区具有一个横向栅极通道。多个空间分离的沟槽都带有一个导电插头，并与所述的栅极、源极和漏极区电连接，所述的沟槽从所述的半导体衬底表面开始，延伸到可控的深度。沟槽接头将源极区和本体区短接。源极接头与所述的源极区电连接，漏极接头与所述的漏极区电连接，所述的源极和漏极接头设置在所述的栅极通道对边上。

公开(公告)号：CN104576498A

公开(公告)日：2015-04-29

申请号：CN201310522638.7

申请日：2013-10-29

申请人： 北大方正集团有限公司 ,  深圳方正微电子有限公司

发明人： 潘光燃 ,  石金成 ,  高振杰 ,  王焜 ,  文燕

IPC分类号： H01L21/74

CPC分类号： H01L21/74

摘要： 本发明公开了一种掩埋层的制作方法，该方法包括：通过向衬底表面的第一区域注入五族元素形成N型掺杂区，以及通过向所述衬底表面的第二区域注入三族元素形成P型掺杂区；在所述衬底表面上制作外延层，使所述N型掺杂区和P型掺杂区成为N型掩埋层和P型掩埋层；进行高温扩散。解决了现有技术中存在的为了保证阱和掩埋层在外延层的内部发生连通，增加推阱工艺的时间，而导致阱掺杂的横向扩散量增大、阱的表面浓度变淡，间接导致MOS容易穿通的问题。