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    Analog macro embedded in a digital gate array
    24.
    发明公开
    Analog macro embedded in a digital gate array 失效
    在einer digitalen Toranordnung eingebettete analoge Makroschaltung。

    公开(公告)号：EP0334784A2

    公开(公告)日：1989-09-27

    申请号：EP89480033.3

    申请日：1989-02-28

    申请人： International Business Machines Corporation

    发明人： Mosley, Joseph Michael ,  Mullgrav Allan Leslie, Jr. ,  Noto, Philip Krankie ,  Peterson, Clarence Ivan, Jr. ,  Culican, Edward Francis, Sr. ,  Davis, John Donald ,  Ewen, John Farley ,  McCabe, Scott Allan ,  Pritzlaff, Philipp Edward, Jr.

    IPC分类号： H03L7/22 ,  H03L7/06 ,  H03K19/003

    CPC分类号： H01L27/118 ,  H03K19/003 ,  H03L7/07 ,  H03L7/0995 ,  H03L7/23

    摘要： A single logic gate array chip (1) is disclosed having a first portion (2) dedicated to the generation of one or more clock signals and the remaining portion (3) occupied by logic circuits. The first portion (2) uses the same gate array cell design as embodied in the logic circuits of the remaining portion (3). Both portions are powered by similar gate array metallization patterns, although some of the cells of the clock signal sources are disconnected from the normal chip powering busses and are powered instead by respective control signal generators. Each control signal represents the frequency difference between a given clock signal and a reference signal. The cells which are powered by a given control signal introduce a commensurate signal delay to drive the clock signal frequency into a predetermined relationship with the frequency of the reference signal.

    摘要翻译： 公开了具有专用于产生一个或多个时钟信号的第一部分（2）和由逻辑电路占据的剩余部分（3）的单个逻辑门阵列芯片（1）。 第一部分（2）使用与其余部分（3）的逻辑电路中所体现的相同的门阵列单元设计。 尽管时钟信号源的一些单元与普通芯片供电总线断开，而是由相应的控制信号发生器供电，但是这两个部分都由相似的栅极阵列金属化图案供电。 每个控制信号表示给定时钟信号和参考信号之间的频率差。 由给定控制信号供电的单元引入相应的信号延迟以将时钟信号频率驱动到与参考信号的频率成预定关系。

    Memory array
    26.
    发明公开
    Memory array 失效
    内存阵列

    公开(公告)号：EP0220577A3

    公开(公告)日：1988-11-17

    申请号：EP86114061

    申请日：1986-10-10

    申请人： International Business Machines Corporation

    发明人： Jordy, George John ,  Mooney, Donald Blaise ,  Mosley, Joseph Michael

    IPC分类号： G11C29/00

    CPC分类号： G11C29/50012 ,  G11C7/00 ,  G11C8/18 ,  G11C29/50

    摘要： A circuit and method for generating a read complete signal for a high speed densely packaged monolithic memory is disclosed. The memory (34) is designed to utilize and externally generated ad­dress valid signal which indicates that the address to the memory is valid. The receipt of the address valid signal sets a set/­reset latch (18) and starts the memory (34). The addressed memory cells are sensed. When at least one memory cell has data are its output below a threshold, the data are said to be un­stable and the set/reset latch is then conditioned to be reset. When the data sensed by all the sensing circuits (36) are stable, a signal (ADV) is sent to the set/reset latch (18) to cause it to be reset. The resetting of the set/reset latch (18) causes an output thereof ot change state. This state change comprises the read complete signal (RC) which is used to determine the read cycle time of the memory and may also be used in diagnostic tests of the memory.

    摘要翻译： 公开了一种用于为高速密集封装的单片存储器产生读取完成信号的电路和方法。 存储器（34）被设计为利用和外部产生的地址有效信号，其指示存储器的地址是有效的。 地址有效信号的接收设置设置/重置锁存器（18）并启动存储器（34）。 被寻址的存储单元被感测到。 当至少有一个存储单元的数据输出低于某个阈值时，数据被认为是不稳定的，然后置位/复位锁存被复位。 当所有感测电路（36）感测到的数据稳定时，信号（ADV）被发送到置位/复位锁存器（18）以使其复位。 设置/重置锁存器（18）的重置导致其输出变化状态。 该状态改变包括读取完成信号（RC），该信号用于确定存储器的读取周期时间，并且还可以用于存储器的诊断测试。

    Method for making an integrated circuit with multiple base width transistor structures
    27.
    发明公开
    Method for making an integrated circuit with multiple base width transistor structures 失效
    用多个基极宽度晶体管结构制造集成电路的方法

    公开(公告)号：EP0089504A3

    公开(公告)日：1986-09-10

    申请号：EP83101756

    申请日：1983-02-23

    申请人： International Business Machines Corporation

    发明人： Bhatia, Harsaran Singh ,  Dorler, Jack Arthur ,  Gaur, Santosh Prasad ,  Lechaton, John S. ,  Mosley, Joseph Michael ,  Srinivasan, Gurumakonda R.

    IPC分类号： H01L21/82 ,  H01L27/06

    CPC分类号： H01L27/0825 ,  H01L21/3065 ,  H01L21/8222 ,  H01L29/1004

    摘要： A process is described which permits the fabrication of very narrow base width bipolar transistors in selected areas of an integrated circuit chip and bipolar transistors of wider base width on other selected areas of the same integrated circuit chip. The ability to selectively vary the transistor characteristics from one region of an integrated circuit chip to another provides a valuable degree of freedom for design of integrated circuits. The bipolar transistors on an integrated circuit chip are processed up to the point of emitter formation using conventional techniques. But, prior to the emitter (34, 35) formation, the base area (22) which is to be the emitter (34) of the selected region havingthe very narrow base transistors is dry etched using reactive ion etching. The existing silicon nitride/silicon dioxide layers with the emitter opening therein are used as the etching mask for this reactive ion etching procedure. Once the etching is completed to the desired depth, the normal processing is resumed to form the emitters (34, 35) and rest of the metallization.

    Schaltung zum Angleichen der Signalverzögerungszeiten von untereinander verbundenen Halbleiterchips
    30.
    发明公开
    Schaltung zum Angleichen der Signalverzögerungszeiten von untereinander verbundenen Halbleiterchips 失效
    电路，用于均衡的互连的半导体芯片的信号的延迟时间。

    公开(公告)号：EP0046482A1

    公开(公告)日：1982-03-03

    申请号：EP81103171.5

    申请日：1981-04-28

    申请人： International Business Machines Corporation

    发明人： Berndlmaier, Erich ,  Dorler, Jack Arther ,  Mosley, Joseph Michael ,  Weitzel, Stephen Douglas

    IPC分类号： G05F1/46

    CPC分类号： H03L7/0805 ,  G05F1/466 ,  H03K3/0315 ,  H03K3/0322 ,  H03L7/089 ,  H03L7/0995

    摘要： Zum Angleichen der unterschiedlichen Signalverzögerungszeiten der Logik-Gatter verschiedener Halbleiterchips ist auf jedem Halbleiterchip eine Regelschaltung (4) für die Signalverzögerung vorgesehen. Ihr wird als Bezugssignal ein externer, allen Halbleiterchips gemeinsamer Taktimpuls zugeführt. Die Regelschaltung vergleicht dessen Phasenlage mit der eines Impulszuges, der von einem zur Regelschaltung gehörenden spannungsgesteuerten Oszillator geliefert wird. Die als Vergleichsergebnis erhaltene und verstärkte Spannung beeinflußt den spannungsgesteuerten Oszillator, bis die beiden Impulszüge synchronisiert sind. Die verstärkte Spannung wird auch den Logik-Gattern zugeführt. Sie verändert deren Aufnahme von elektrischer Leistung so, daß die gewünschte Signalverzögerung, die eine Funktion der elektrischen Leistung ist, erreicht wird.

    摘要翻译： 用于均衡不同的半导体芯片的逻辑门的不同的信号的延迟时间，对于信号延迟控制电路（4）设置在每个半导体芯片上。 它作为一个参考信号，外部的，共同所有的半导体芯片时钟脉冲被提供。 该控制电路与由属于所述电压控制振荡器的控制电路供给的脉冲串的相位位置相比较。 电压获得作为比较结果和直到两个脉冲串是同步的增加的影响的电压控制振荡器。 放大后的电压被提供到逻辑门。 使所需的信号延迟，这是电功率的函数实现它改变电力的吸收。