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    ACCESSING MEMORY
    5.
    发明公开
    ACCESSING MEMORY 审中-公开
    MEMORY

    公开(公告)号：EP2859457A4

    公开(公告)日：2016-05-11

    申请号：EP12878588

    申请日：2012-06-08

    申请人： HEWLETT PACKARD DEVELOPMENT CO

    发明人： YOON DOE HYUN ,  MURALIMANOHAR NAVEEN ,  CHANG JICHUAN ,  RANGANTHAN PARTHASARATHY

    IPC分类号： G11C5/04 ,  G06F13/14 ,  G06F13/16 ,  G06F13/38 ,  G11C7/10

    CPC分类号： G11C7/1072 ,  G06F13/1663 ,  G11C5/04 ,  G11C2207/108 ,  G11C2207/2209 ,  G11C2207/2281 ,  Y02B60/1228 ,  Y02D10/14

    摘要： A disclosed example method involves performing simultaneous data accesses on at least first and second independently selectable logical sub-ranks to access first data via a wide internal data bus in a memory device. The memory device includes a translation buffer chip, memory chips in independently selectable logical sub-ranks, a narrow external data bus to connect the translation buffer chip to a memory controller, and the wide internal data bus between the translation buffer chip and the memory chips. A data access is performed on only the first independently selectable logical sub-rank to access second data via the wide internal data bus. The example method also involves locating a first portion of the first data, a second portion of the first data, and the second data on the narrow external data bus during separate data transfers.

    摘要翻译： 所公开的示例性方法包括在至少第一和第二独立可选逻辑子列上执行同时数据访问，以通过存储器设备中的宽内部数据总线访问第一数据。 存储器件包括转换缓冲器芯片，可独立选择的逻辑子级别的存储器芯片，用于将转换缓冲器芯片连接到存储器控制器的窄外部数据总线，以及翻译缓冲器芯片和存储器芯片之间的宽内部数据总线 。 仅通过第一可独立选择的逻辑子级执行数据访问，以经由宽内部数据总线访问第二数据。 示例性方法还包括在单独的数据传输期间将第一数据的第一部分，第一数据的第二部分和窄的外部数据总线上的第二数据定位。