公开(公告)号：JP6101198B2

公开(公告)日：2017-03-22

申请号：JP2013502822

申请日：2011-03-30

申请人： シリコン ストーリッジ テクノロージー インコーポレイテッド ,  SILICON STORAGE TECHNOLOGY, INC.

发明人： トラン ヒュー ヴァン ,  サハ サマール

IPC分类号： H01L27/115 ,  H01L27/10 ,  G11C16/06

CPC分类号： G11C7/065 ,  G11C16/28 ,  G11C7/06 ,  G11C7/062 ,  H01L21/28282 ,  H01L21/823412 ,  H01L21/823807 ,  H01L29/1083 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66833 ,  H01L29/7835 ,  H01L29/792

公开(公告)号：JP6100071B2

公开(公告)日：2017-03-22

申请号：JP2013089149

申请日：2013-04-22

申请人： 株式会社半導体エネルギー研究所

发明人： 田中 哲弘

IPC分类号： H01L21/336 ,  H01L21/306 ,  H01L21/308 ,  H01L21/8234 ,  H01L27/088 ,  H01L21/8238 ,  H01L27/092 ,  H01L21/8242 ,  H01L27/108 ,  H01L27/115 ,  H01L27/105 ,  H01L29/788 ,  H01L29/792 ,  H01L29/786

CPC分类号： H01L29/66742 ,  H01L27/1225 ,  H01L29/78642 ,  H01L29/7869

公开(公告)号：JP6099419B2

公开(公告)日：2017-03-22

申请号：JP2013021507

申请日：2013-02-06

申请人： マクロニクス インターナショナル カンパニー リミテッド

发明人： ハン−チン ルー ,  ミン−チャン クオ ,  チ−チャン シエ ,  クオ−ピン チャン ,  イ−シュアン シアオ

IPC分类号： G11C16/02 ,  H01L27/115 ,  G11C16/06

CPC分类号： H01L27/1157 ,  G11C16/10 ,  H01L21/28282 ,  H01L27/0207 ,  H01L27/11582 ,  H01L29/42332 ,  H01L29/66833 ,  H01L29/7881

公开(公告)号：JPWO2015092879A1

公开(公告)日：2017-03-16

申请号：JP2015553271

申请日：2013-12-18

申请人： 株式会社東芝

发明人： 健一 阿部 ,  健一 阿部 ,  白川　政信 ,  政信 白川 ,  みづほ 吉田 ,  みづほ 吉田 ,  拓也 二山 ,  拓也 二山

IPC分类号： G11C16/02 ,  G11C16/04 ,  G11C16/06 ,  H01L21/336 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC分类号： G11C16/3459 ,  G11C11/5628 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/10 ,  G11C16/16 ,  G11C16/32 ,  G11C16/3445 ,  G11C16/3481 ,  G11C29/42 ,  G11C2211/5621 ,  G11C2211/5648

摘要： 実施形態に係る半導体記憶装置は、第1乃至第3ページと、第1乃至第3ワード線と、第1及び第2メモリセルのゲートに電圧を印加するロウデコーダとを備える。データの書き込み時において、第1ページにデータが書き込まれ、その後第2ページにデータが書き込まれる。ロウデコーダは、プログラムベリファイ動作時において、第1乃至第3メモリセルのゲートに第1乃至第3ベリファイ電圧を印加する。

公开(公告)号：JP2017055091A

公开(公告)日：2017-03-16

申请号：JP2015180183

申请日：2015-09-11

申请人： 株式会社東芝

发明人： 大槻 卓也 ,  大橋 貴志

IPC分类号： H01L21/768 ,  G03F7/20 ,  H01L21/28 ,  H01L27/115 ,  H01L21/3213

CPC分类号： H01L23/53204 ,  H01L21/0337 ,  H01L21/76816 ,  H01L21/7682 ,  H01L21/76885 ,  H01L23/5222 ,  H01L23/5283

摘要： 【課題】リソグラフィーの解像限界以下のラインパターンと、それよりもライン幅が大きいラインパターンを一括して形成する。 【解決手段】マスクパターン3Bでは、狭い間隔D1と広い間隔D2とを交互に設定し、マスクパターン3A、3Bに電子線EVを照射することにより、マスクパターン3A、3Bに電荷eを帯電させ、広い間隔D2の方向に折れ曲がる斥力FEをマスクパターン3Bに発生させることで、間隔D2を隔てて対向するマスクパターン3Bの上部を接触させ、アーチパターン3Cを被加工層2上に形成する。 【選択図】図3

公开(公告)号：JP2017054989A

公开(公告)日：2017-03-16

申请号：JP2015178919

申请日：2015-09-10

申请人： 株式会社東芝

发明人： 小野 高稔

IPC分类号： H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/115

CPC分类号： H01L27/11582 ,  H01L21/31053 ,  H01L27/11575

摘要： 【課題】形状精度が高い集積回路装置の製造方法を提供する。 【解決手段】実施形態に係る集積回路装置の製造方法は、表面に凹部11が形成された下地部材10上に、前記凹部の直上域に配置された部分の一部の上面12cが前記下地部材における前記凹部の周囲の部分の上面10aよりも下方に位置するように第1膜12を形成する工程と、前記第1膜上に、前記凹部の直上域に配置された部分全体の上面13cが前記下地部材における前記凹部の周囲の部分の上面よりも上方に位置するように第2膜13を形成する工程と、前記第1膜の研磨速度が前記第2膜の研磨速度よりも高くなる条件で、前記第2膜及び前記第1膜に対して平坦化処理を施すことにより、前記第2膜及び前記第1膜における前記下地部材の前記凹部の周囲の部分の上面よりも上方に位置する部分を除去する工程と、を備える。 【選択図】図3

公开(公告)号：JP2017050529A

公开(公告)日：2017-03-09

申请号：JP2016128449

申请日：2016-06-29

申请人： セントラル硝子株式会社

发明人： 大森 啓之 ,  八尾 章史

IPC分类号： H01L27/115 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H05H1/46 ,  H01L21/3065

CPC分类号： H01L21/3065 ,  H05H1/46

摘要： 【課題】SiNのエッチング速度に対するSiO x のエッチング速度比(SiN/SiO x 比)を0.90〜1.5の間で任意に制御でき、かつマスクに対しても高い選択性を有するエッチング方法を提供する。 【解決手段】基板上に形成されたシリコン酸化物層とシリコン窒化物層の積層膜に対して、前記積層膜上に形成されたマスクを介して、ドライエッチング剤をプラズマ化し、500V以上のバイアス電圧を印加したエッチングを行い、該層に対して垂直方向の貫通孔を形成する方法であって、ドライエッチング剤が、少なくとも、C 3 H 2 F 4 と、C x F y で表される不飽和パーフルオロカーボンと、酸化性ガスと、を含み、ドライエッチング剤に含まれる不飽和パーフルオロカーボンの体積が、ドライエッチング剤に含まれるC 3 H 2 F 4 の体積の0.1〜10倍の範囲である。 【選択図】図1

公开(公告)号：JP2017050526A

公开(公告)日：2017-03-09

申请号：JP2016097400

申请日：2016-05-13

申请人： サイプレス セミコンダクター コーポレーション

发明人： レンホワ チャン ,  クリシュナスワミ ラムクマール ,  杉野 林志 ,  レー シュエ

IPC分类号： H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L29/786 ,  H01L27/115

CPC分类号： H01L27/11582 ,  H01L21/02532 ,  H01L21/02636 ,  H01L21/28282 ,  H01L21/31111 ,  H01L21/76895 ,  H01L23/528 ,  H01L27/1157 ,  H01L29/04 ,  H01L29/1037 ,  H01L29/161 ,  H01L29/167 ,  H01L29/513 ,  H01L29/518 ,  H01L21/0262

摘要： 【課題】3−D NANDフラッシュメモリといった3−D/縦型の不揮発性(NV)メモリデバイス、及びその製造方法に関する。 【解決手段】NVメモリデバイスは、ウェーハの上に交互に積層される第1スタック層と第2スタック層とを含むスタックに配置された縦型の開口部と、各開口部の内側壁の上に配置された多層誘電体と、多層誘電体の上に配置された第1チャネル層と、第1チャネル層の上に配置された第2チャネル層とを含み、第1チャネル層又は第2チャネル層のうちの少なくとも1つは、多結晶ゲルマニウム又はシリコン‐ゲルマニウムを含む。 【選択図】図2V

公开(公告)号：JP6093454B2

公开(公告)日：2017-03-08

申请号：JP2015557098

申请日：2014-06-12

申请人： 中村 維男 ,  マイケル ジェイ フリン

发明人： 中村 維男 ,  マイケル ジェイ フリン

IPC分类号： H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/115 ,  G11C19/28

CPC分类号： G11C16/10 ,  G11C16/32 ,  G11C19/184 ,  G11C19/28 ,  G11C19/282

公开(公告)号：JP6092277B2

公开(公告)日：2017-03-08

申请号：JP2015028953

申请日：2015-02-17

申请人： 旺宏電子股▲ふん▼有限公司

发明人： 楊金成

IPC分类号： H01L27/115 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792 ,  H01L27/10