公开(公告)号：US20130124898A1

公开(公告)日：2013-05-16

申请号：US13736829

申请日：2013-01-08

申请人： Bruce L. Fleming ,  Ashish V. Choubal ,  Sanjoy K. Mondal ,  Belliappa M. Kuttanna

发明人： Bruce L. Fleming ,  Ashish V. Choubal ,  Sanjoy K. Mondal ,  Belliappa M. Kuttanna

IPC分类号： G06F1/32

CPC分类号： G06F1/3287 ,  G06F1/3203

摘要： A method and system for saving and/or retrieving context information of a processor core for a power state transition. The processor core resides in a complex power domain variously transitioning between a plurality of power states. The processor core includes a local context storage area for storage and retrieval of processor core context information. A low power context storage resides in a nominal power domain external to the complex power domain. Context information of the processor core is stored to the low power context storage based on whether a power state transition of the complex power domain includes a transition to power down the processor core.

摘要翻译： 一种用于保存和/或检索用于电力状态转换的处理器核心的上下文信息的方法和系统。 处理器核心驻留在多个功率状态之间不同地转换的复杂功率域。 处理器核心包括用于存储和检索处理器核心上下文信息的本地上下文存储区域。 低功耗上下文存储位于复合功率域外的标称功率域。 基于复电力域的功率状态转换是否包括向处理器核心断电的过渡，将处理器核心的上下文信息存储到低功率上下文存储器。

公开(公告)号：US08352770B2

公开(公告)日：2013-01-08

申请号：US12567707

申请日：2009-09-25

申请人： Bruce L. Fleming ,  Ashish V. Choubal ,  Sanjoy K. Mondal ,  Belliappa M. Kuttanna

发明人： Bruce L. Fleming ,  Ashish V. Choubal ,  Sanjoy K. Mondal ,  Belliappa M. Kuttanna

IPC分类号： G06F1/00

CPC分类号： G06F1/3287 ,  G06F1/3203

摘要： A method and system for saving and/or retrieving context information of a processor core for a power state transition. The processor core resides in a complex power domain variously transitioning between a plurality of power states. The processor core includes a local context storage area for storage and retrieval of processor core context information. A low power context storage resides in a nominal power domain external to the complex power domain. Context information of the processor core is stored to the low power context storage based on whether a power state transition of the complex power domain includes a transition to power down the processor core.

摘要翻译： 一种用于保存和/或检索用于电力状态转换的处理器核心的上下文信息的方法和系统。 处理器核心驻留在多个功率状态之间不同地转换的复杂功率域。 处理器核心包括用于存储和检索处理器核心上下文信息的本地上下文存储区域。 低功耗上下文存储位于复合功率域外的标称功率域。 基于复电力域的功率状态转换是否包括向处理器核心断电的过渡，将处理器核心的上下文信息存储到低功率上下文存储器。

公开(公告)号：US20110078463A1

公开(公告)日：2011-03-31

申请号：US12567707

申请日：2009-09-25

申请人： Bruce L. Fleming ,  Ashish V. Choubal ,  Sanjoy K. Mondal ,  Belliappa M. Kuttanna

发明人： Bruce L. Fleming ,  Ashish V. Choubal ,  Sanjoy K. Mondal ,  Belliappa M. Kuttanna

IPC分类号： G06F1/00 ,  G06F12/16

CPC分类号： G06F1/3287 ,  G06F1/3203

摘要： A method and system for saving and/or retrieving context information of a processor core for a power state transition. The processor core resides in a complex power domain variously transitioning between a plurality of power states. The processor core includes a local context storage area for storage and retrieval of processor core context information. A low power context storage resides in a nominal power domain external to the complex power domain. Context information of the processor core is stored to the low power context storage based on whether a power state transition of the complex power domain includes a transition to power down the processor core.

摘要翻译： 一种用于保存和/或检索用于电力状态转换的处理器核心的上下文信息的方法和系统。 处理器核心驻留在多个功率状态之间不同地转换的复杂功率域。 处理器核心包括用于存储和检索处理器核心上下文信息的本地上下文存储区域。 低功耗上下文存储位于复合功率域外的标称功率域。 基于复电力域的功率状态转换是否包括向处理器核心断电的过渡，将处理器核心的上下文信息存储到低功率上下文存储器。

公开(公告)号：US20090172429A1

公开(公告)日：2009-07-02

申请号：US11967920

申请日：2007-12-31

申请人： Ramana Rachakonda ,  Blaise Fanning ,  Anil K. Sabbavarapu ,  Belliappa M. Kuttanna ,  Rajesh Patel ,  Kenneth D. Shoemaker ,  Lance E. Hacking ,  Bruce L. Fleming ,  Ashish V. Choubal

发明人： Ramana Rachakonda ,  Blaise Fanning ,  Anil K. Sabbavarapu ,  Belliappa M. Kuttanna ,  Rajesh Patel ,  Kenneth D. Shoemaker ,  Lance E. Hacking ,  Bruce L. Fleming ,  Ashish V. Choubal

IPC分类号： G06F1/26

CPC分类号： G06F1/3203

摘要： In some embodiments, a power up (or power mode) interface is provided whereby a chip's power up signals are encoded into multiple states to provide more functions than the number of signals used to define the states.

摘要翻译： 在一些实施例中，提供上电（或功率模式）接口，由此芯片的上电信号被编码为多个状态以提供比用于定义状态的信号的数量更多的功能。

公开(公告)号：US07877619B2

公开(公告)日：2011-01-25

申请号：US11967920

申请日：2007-12-31

申请人： Ramana Rachakonda ,  Blaise Fanning ,  Anil K Sabbavarapu ,  Belliappa M. Kuttanna ,  Rajesh Patel ,  Kenneth D. Shoemaker ,  Lance E. Hacking ,  Bruce L. Fleming ,  Ashish V. Choubal

发明人： Ramana Rachakonda ,  Blaise Fanning ,  Anil K Sabbavarapu ,  Belliappa M. Kuttanna ,  Rajesh Patel ,  Kenneth D. Shoemaker ,  Lance E. Hacking ,  Bruce L. Fleming ,  Ashish V. Choubal

IPC分类号： G06F1/26 ,  G06F1/00

CPC分类号： G06F1/3203

摘要： In some embodiments, a power up (or power mode) interface is provided whereby a chip's power up signals are encoded into multiple states to provide more functions than the number of signals used to define the states.

摘要翻译： 在一些实施例中，提供上电（或功率模式）接口，由此芯片的上电信号被编码为多个状态以提供比用于定义状态的信号的数量更多的功能。

公开(公告)号：US09026817B2

公开(公告)日：2015-05-05

申请号：US13538103

申请日：2012-06-29

申请人： Alexander W. Min ,  Ren Wang ,  Jr-Shian Tsai ,  Mesut A. Ergin ,  Tsung-Yuan C. Tai ,  Andrew D. Henroid ,  Ashish V. Choubal ,  Bruce L. Fleming

发明人： Alexander W. Min ,  Ren Wang ,  Jr-Shian Tsai ,  Mesut A. Ergin ,  Tsung-Yuan C. Tai ,  Andrew D. Henroid ,  Ashish V. Choubal ,  Bruce L. Fleming

IPC分类号： G06F1/32 ,  G06F1/00

CPC分类号： G06F1/324 ,  Y02D10/126 ,  Y02D50/20

摘要： Systems and methods may provide for identifying a workload cycle for a computing platform, wherein the workload cycle is to include a busy duration and an idle duration. Additionally, platform energy consumption information may be determined for the workload cycle, and a frequency setting may be selected for the busy duration based at least in part on the platform energy consumption information.

摘要翻译： 系统和方法可以提供用于识别计算平台的工作负载周期，其中工作负载周期将包括忙持续时间和空闲持续时间。 另外，可以针对工作负载周期来确定平台能量消耗信息，并且可以至少部分地基于平台能量消耗信息来选择忙碌持续时间的频率设置。

公开(公告)号：US09250901B2

公开(公告)日：2016-02-02

申请号：US13795338

申请日：2013-03-12

申请人： Inder M. Sodhi ,  Marc Torrant ,  Zeev Offen ,  Michael Mishaeli ,  Ashish V. Choubal ,  Jason W. Brandt

发明人： Inder M. Sodhi ,  Marc Torrant ,  Zeev Offen ,  Michael Mishaeli ,  Ashish V. Choubal ,  Jason W. Brandt

IPC分类号： G06F9/30 ,  G06F9/38 ,  G06F1/32 ,  G06F9/46

CPC分类号： G06F9/30123 ,  G06F1/32 ,  G06F1/3243 ,  G06F1/3287 ,  G06F9/3836 ,  G06F9/461 ,  Y02D10/152 ,  Y02D10/171

摘要： Remapping technologies for execution context swap between heterogeneous functional hardware units are described. A computing system includes multiple registers configured to store remote contexts of functional units. A mapping table maps the remote context to the functional units. An execution unit is configured to execute a remapping tool that intercepts an operation to access a remote context of a first functional unit of the plurality of functional units that is taken offline. The remapping tool determines that the first functional unit is remapped to a second functional unit using the mapping table. The operation is performed to access the remote context that is remapped to the second functional unit. The first functional unit and the second functional unit may be heterogeneous functional units.

摘要翻译： 描述用于异构功能硬件单元之间执行上下文交换的重新映射技术。 计算系统包括配置成存储功能单元的远程上下文的多个寄存器。 映射表将远程上下文映射到功能单元。 执行单元被配置为执行重新映射工具，该重新映射工具拦截用于访问脱机的多个功能单元中的第一功能单元的远程上下文的操作。 重新映射工具确定使用映射表将第一功能单元重新映射到第二功能单元。 执行操作以访问被重新映射到第二功能单元的远程上下文。 第一功能单元和第二功能单元可以是异构功能单元。

公开(公告)号：US20120173907A1

公开(公告)日：2012-07-05

申请号：US13341657

申请日：2011-12-30

申请人： Jaideep MOSES ,  Rameshkumar G. Illikkal ,  Ravishankar Iyer ,  Jared E. Bendt ,  Sadagopan Srinivasan ,  Andrew J. Herdrich ,  Ashish V. Choubal ,  Avinash N. Ananthakrishnan ,  Vijay S.R. Degalahal

发明人： Jaideep MOSES ,  Rameshkumar G. Illikkal ,  Ravishankar Iyer ,  Jared E. Bendt ,  Sadagopan Srinivasan ,  Andrew J. Herdrich ,  Ashish V. Choubal ,  Avinash N. Ananthakrishnan ,  Vijay S.R. Degalahal

IPC分类号： G06F1/32

CPC分类号： G06F1/3275 ,  G06F1/3225 ,  G06F1/3287 ,  G06F12/0864 ,  G06F2212/1028 ,  G06F2212/601 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/171

摘要： Embodiments of systems, apparatuses, and methods for energy-efficient operation of a device are described. In some embodiments, a cache performance indicator of a cache is monitored, and a set of one or more cache performance parameters based on the cache performance indicator is determined. The cache is dynamically resized to an optimal cache size based on a comparison of the cache performance parameters to their energy-efficient targets to reduce power consumption.

摘要翻译： 描述了用于设备的能量效率操作的系统，装置和方法的实施例。 在一些实施例中，监视高速缓存的高速缓存性能指示符，并且确定基于高速缓存性能指示符的一个或多个高速缓存性能参数的集合。 基于缓存性能参数与其节能目标的比较来缓存高速缓存大小，以达到最佳高速缓存大小，从而降低功耗。

公开(公告)号：US07562158B2

公开(公告)日：2009-07-14

申请号：US10809077

申请日：2004-03-24

申请人： Hemal V. Shah ,  Gary Y. Tsao ,  Ashish V. Choubal ,  Harlan T. Beverly ,  Christopher T. Foulds

发明人： Hemal V. Shah ,  Gary Y. Tsao ,  Ashish V. Choubal ,  Harlan T. Beverly ,  Christopher T. Foulds

IPC分类号： G06F15/16

CPC分类号： H04L49/90 ,  H04L69/12

摘要： A method and system for transmitting packets. Packets may be transmitted when a protocol control block is copied from a host processing system to a network protocol offload engine. Message information that contains packet payload addresses may be provided to the network protocol offload engine to generate a plurality of message contexts in the offload engine. With the message contexts, protocol processing may be performed at the offload engine while leaving the packet payload in the host memory. Thus, packet payloads may be transmitted directly from the host memory to a network communication link during transmission of the packets by the offload engine. Other embodiments are also described.

摘要翻译： 一种用于传输数据包的方法和系统。 当协议控制块从主机处理系统复制到网络协议卸载引擎时，可以传送分组。 可以将包含分组有效载荷地址的消息信息提供给网络协议卸载引擎，以在卸载引擎中生成多个消息上下文。 利用消息上下文，可以在卸载引擎处执行协议处理，同时将分组有效载荷留在主机存储器中。 因此，分组有效载荷可以由卸载引擎在分组的传输期间直接从主机存储器发送到网络通信链路。 还描述了其它实施例。

公开(公告)号：US20150268711A1

公开(公告)日：2015-09-24

申请号：US14221696

申请日：2014-03-21

申请人： Sundar Ramani ,  Arvind Raman ,  Arvind Mandhani ,  Ashish V. Choubal ,  Kalyan Muthukumar ,  Ajaya V. Durg ,  Samudyatha Chakki

发明人： Sundar Ramani ,  Arvind Raman ,  Arvind Mandhani ,  Ashish V. Choubal ,  Kalyan Muthukumar ,  Ajaya V. Durg ,  Samudyatha Chakki

IPC分类号： G06F1/32 ,  G06F12/08

CPC分类号： G06F1/3287 ,  G06F1/3203 ,  G06F1/324 ,  G06F1/3243 ,  G06F1/3275 ,  G06F1/3296 ,  G06F12/0804 ,  G06F12/0808 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/0831 ,  G06F12/084 ,  G06F12/128 ,  G06F2212/1028 ,  G06F2212/314 ,  G06F2212/621 ,  G06F2212/69 ,  Y02D10/126 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/152 ,  Y02D10/172 ,  Y02D50/20

摘要： In an embodiment, a processor includes a plurality of cores to independently execute instructions, a shared cache coupled to the cores and including a plurality of lines to store data, and a power controller including a low power control logic to calculate a flush latency to flush the shared cache based on a state of the plurality of lines. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器包括多个核以独立地执行指令，耦合到核的共享高速缓存并且包括多条线来存储数据，以及包括低功率控制逻辑的功率控制器来计算冲洗等待时间 所述共享高速缓存基于所述多条线路的状态。 描述和要求保护其他实施例。