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    Mechanisms of doping oxide for forming shallow trench isolation
    2.
    发明授权
    Mechanisms of doping oxide for forming shallow trench isolation 有权
    掺杂氧化物形成浅沟槽隔离的机理

    公开(公告)号：US08877602B2

    公开(公告)日：2014-11-04

    申请号：US13156939

    申请日：2011-06-09

    申请人： Yu-Lien Huang ,  Chun Hsiung Tsai ,  Chii-Ming Wu ,  Ziwei Fang

    发明人： Yu-Lien Huang ,  Chun Hsiung Tsai ,  Chii-Ming Wu ,  Ziwei Fang

    IPC分类号： H01L21/76 ,  H01L21/762

    CPC分类号： H01L21/76229

    摘要： The embodiments described provide mechanisms for doping oxide in the STIs with carbon to make etch rate in the narrow and wide structures equal and also to make corners of wide STIs strong. Such carbon doping can be performed by ion beam (ion implant) or by plasma doping. The hard mask layer can be used to protect the silicon underneath from doping. By using the doping mechanism, the even surface topography of silicon and STI enables patterning of gate structures and ILD0 gapfill for advanced processing technology.

    摘要翻译： 所描述的实施例提供了用碳掺杂STI中的氧化物的机制，以使窄和宽结构中的蚀刻速率相等并且也使得宽STI的拐角变强。 这种碳掺杂可以通过离子束（离子注入）或通过等离子体掺杂来进行。 硬掩模层可用于保护下面的硅不被掺杂。 通过使用掺杂机制，硅和STI的均匀表面形貌使得门结构和ILD0间隙填充的图案化能够用于先进的加工技术。

    Doped oxide for shallow trench isolation (STI)
    3.
    发明授权
    Doped oxide for shallow trench isolation (STI) 有权
    用于浅沟槽隔离（STI）的掺杂氧化物

    公开(公告)号：US08592915B2

    公开(公告)日：2013-11-26

    申请号：US13012948

    申请日：2011-01-25

    申请人： Yu-Lien Huang ,  Chun Hsiung Tsai ,  Chii-Ming Wu ,  Ziwei Fang

    发明人： Yu-Lien Huang ,  Chun Hsiung Tsai ,  Chii-Ming Wu ,  Ziwei Fang

    IPC分类号： H01L29/76

    CPC分类号： H01L21/76237 ,  H01L21/02321 ,  H01L21/31111 ,  H01L21/31155 ,  H01L21/76224

    摘要： The embodiments described provide methods and structures for doping oxide in the STIs with carbon to make etch rate in the narrow and wide structures equal and also to make corners of wide STIs strong. Such carbon doping can be performed by ion beam (ion implant) or by plasma doping. The hard mask layer can be used to protect the silicon underneath from doping. By using the doping mechanism, the even surface topography of silicon and STI enables patterning of gate structures and ILD0 gapfill for advanced processing technology.

    摘要翻译： 所描述的实施例提供了用碳掺杂氧化物的方法和结构，以使窄和宽结构中的蚀刻速率相等并且也使得宽STI的拐角变强。 这种碳掺杂可以通过离子束（离子注入）或通过等离子体掺杂来进行。 硬掩模层可用于保护下面的硅不被掺杂。 通过使用掺杂机制，硅和STI的均匀表面形貌使得门结构和ILD0间隙填充的图案化能够用于先进的加工技术。

    Methods of anneal after deposition of gate layers
    6.
    发明授权
    Methods of anneal after deposition of gate layers 有权
    沉积栅极层后的退火方法

    公开(公告)号：US08809175B2

    公开(公告)日：2014-08-19

    申请号：US13183909

    申请日：2011-07-15

    申请人： Chun Hsiung Tsai ,  Xiong-Fei Yu ,  Yu-Lien Huang ,  Da-Wen Lin

    发明人： Chun Hsiung Tsai ,  Xiong-Fei Yu ,  Yu-Lien Huang ,  Da-Wen Lin

    IPC分类号： H01L21/28

    CPC分类号： H01L21/324 ,  H01L21/28088 ,  H01L21/28176 ,  H01L21/28185 ,  H01L29/401 ,  H01L29/4966 ,  H01L29/511 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/7833

    摘要： Multi-stage preheat high-temperature anneal processes after the deposition of the gate dielectric layer(s) reduce the number of interfacial sites and improve the negative bias temperature instability (NTBI) performance of a p-type metal-oxide-semiconductor transistor (PMOS). The gate dielectric layers may include an interfacial oxide layer and a high-k dielectric layer. The multi-stage preheat is designed to reduce dopant deactivation and to improve inter-mixing between the interfacial oxide layer and the high-k dielectric layer. The high-temperature anneal is used to reduce the number of interfacial sites at the interface between the silicon substrate and the interfacial oxide layer.

    摘要翻译： 在沉积栅极电介质层之后的多级预热高温退火工艺减少界面位置的数量并改善p型金属氧化物半导体晶体管（PMOS）的负偏压温度不稳定性（NTBI）性能 ）。 栅极电介质层可以包括界面氧化物层和高k电介质层。 多级预热设计用于减少掺杂剂失活并改善界面氧化物层和高k电介质层之间的相互混合。 高温退火用于减少硅衬底和界面氧化物层之间界面处的界面位置数。

    Resolving pattern-loading issues of SiGe stressor
    9.
    发明申请
    Resolving pattern-loading issues of SiGe stressor 有权
    解决SiGe应激源的模式加载问题

    公开(公告)号：US20070190730A1

    公开(公告)日：2007-08-16

    申请号：US11352588

    申请日：2006-02-13

    申请人： Yu-Lien Huang ,  Jim Huang ,  Ling-Yen Yeh ,  Hun-Jan Tao

    发明人： Yu-Lien Huang ,  Jim Huang ,  Ling-Yen Yeh ,  Hun-Jan Tao

    IPC分类号： H01L21/336

    CPC分类号： H01L29/7848 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/665 ,  H01L29/66628 ,  H01L29/66636

    摘要： A method for improving uniformity of stressors of MOS devices is provided. The method includes forming a gate dielectric over a semiconductor substrate, forming a gate electrode on the gate dielectric, forming a spacer on respective sidewalls of the gate electrode and the gate dielectric, forming a recess in the semiconductor adjacent the spacer, and depositing SiGe in the recess to form a SiGe stressor. The method further includes etching the SiGe stressor to improve the uniformity of SiGe stressors.

    摘要翻译： 提供了一种改善MOS器件的应力源均匀性的方法。 该方法包括在半导体衬底上形成栅极电介质，在栅极电介质上形成栅电极，在栅电极和栅极电介质的相应侧壁上形成间隔物，在邻近间隔物的半导体中形成凹陷，并将SiGe沉积在 凹陷形成SiGe应激源。 该方法还包括蚀刻SiGe应力器以改善SiGe应力的均匀性。

    Semiconductor devices and methods of manufacture thereof
    10.
    发明申请
    Semiconductor devices and methods of manufacture thereof 审中-公开
    半导体器件及其制造方法

    公开(公告)号：US20070013070A1

    公开(公告)日：2007-01-18

    申请号：US11159709

    申请日：2005-06-23

    申请人： Mong Liang ,  Hun-Jan Tao ,  Jim Huang ,  Ling-Yen Yeh ,  Yu-Lien Huang

    发明人： Mong Liang ,  Hun-Jan Tao ,  Jim Huang ,  Ling-Yen Yeh ,  Yu-Lien Huang

    IPC分类号： H01L23/52

    CPC分类号： H01L21/02123 ,  H01L21/3185 ,  H01L27/10894 ,  H01L27/11

    摘要： Novel etch stop layers for semiconductor devices and methods of forming thereof are disclosed. In one embodiment, an etch stop layer comprises tensile or compressive stress. In another embodiments, etch stop layers are formed having a first thickness in a first region of a workpiece and at least one second thickness in a second region of a workpiece, wherein the at least one second thickness is different than the first thickness. The etch stop layer may be thicker over top surfaces than over sidewall surfaces. The etch stop layer may be thicker over widely-spaced feature regions and thinner over closely-spaced feature regions.

    摘要翻译： 公开了用于半导体器件的新型蚀刻停止层及其形成方法。 在一个实施例中，蚀刻停止层包括拉伸或压缩应力。 在另一个实施例中，在工件的第一区域中形成具有第一厚度并且在工件的第二区域中具有至少一个第二厚度的蚀刻停止层，其中至少一个第二厚度不同于第一厚度。 蚀刻停止层可以在顶表面上比在侧壁表面上更厚。 蚀刻停止层可以在宽间隔的特征区域上更厚，并且在紧密间隔的特征区域上更薄。