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    Techniques for FinFET doping
    3.
    发明授权
    Techniques for FinFET doping 有权
    FinFET掺杂技术

    公开(公告)号：US08785286B2

    公开(公告)日：2014-07-22

    申请号：US12702803

    申请日：2010-02-09

    申请人： Chun Hsiung Tsai ,  Chien-Tai Chan ,  Mao-Rong Yeh ,  Da-Wen Lin

    发明人： Chun Hsiung Tsai ,  Chien-Tai Chan ,  Mao-Rong Yeh ,  Da-Wen Lin

    IPC分类号： H01L21/336 ,  H01L21/26 ,  H01L21/42 ,  H01L21/223

    CPC分类号： H01L29/66803 ,  H01L21/2236 ,  H01L21/2254 ,  H01L21/26526 ,  H01L21/26586

    摘要： A method of forming an integrated circuit includes providing a semiconductor wafer including a semiconductor fin dispatched on a surface of the semiconductor wafer; forming a dopant-rich layer having an impurity on a top surface and sidewalls of the semiconductor fin, wherein the impurity is of n-type or p-type; performing a knock-on implantation to drive the impurity into the semiconductor fin; and removing the dopant-rich layer.

    摘要翻译： 一种形成集成电路的方法包括提供半导体晶片，该半导体晶片包括在半导体晶片的表面上分配的半导体鳍; 在所述半导体鳍片的顶表面和侧壁上形成具有杂质的富掺杂层，其中所述杂质为n型或p型; 执行敲击植入以将杂质驱动到半导体鳍片中; 并除去富含掺杂剂的层。

    Techniques for FinFET Doping
    4.
    发明申请
    Techniques for FinFET Doping 有权
    FinFET掺杂技术

    公开(公告)号：US20110195555A1

    公开(公告)日：2011-08-11

    申请号：US12702803

    申请日：2010-02-09

    申请人： Chun Hsiung Tsai ,  Chien-Tai Chan ,  Mao-Rong Yeh ,  Da-Wen Lin

    发明人： Chun Hsiung Tsai ,  Chien-Tai Chan ,  Mao-Rong Yeh ,  Da-Wen Lin

    IPC分类号： H01L21/336 ,  H01L21/265

    CPC分类号： H01L29/66803 ,  H01L21/2236 ,  H01L21/2254 ,  H01L21/26526 ,  H01L21/26586

    摘要： A method of forming an integrated circuit includes providing a semiconductor wafer including a semiconductor fin dispatched on a surface of the semiconductor wafer; forming a dopant-rich layer having an impurity on a top surface and sidewalls of the semiconductor fin, wherein the impurity is of n-type or p-type; performing a knock-on implantation to drive the impurity into the semiconductor fin; and removing the dopant-rich layer.

    摘要翻译： 一种形成集成电路的方法包括提供半导体晶片，该半导体晶片包括在半导体晶片的表面上分配的半导体鳍; 在所述半导体鳍片的顶表面和侧壁上形成具有杂质的富掺杂层，其中所述杂质为n型或p型; 执行敲击植入以将杂质驱动到半导体鳍片中; 并除去富含掺杂剂的层。

    Methods of anneal after deposition of gate layers
    5.
    发明授权
    Methods of anneal after deposition of gate layers 有权
    沉积栅极层后的退火方法

    公开(公告)号：US08809175B2

    公开(公告)日：2014-08-19

    申请号：US13183909

    申请日：2011-07-15

    申请人： Chun Hsiung Tsai ,  Xiong-Fei Yu ,  Yu-Lien Huang ,  Da-Wen Lin

    发明人： Chun Hsiung Tsai ,  Xiong-Fei Yu ,  Yu-Lien Huang ,  Da-Wen Lin

    IPC分类号： H01L21/28

    CPC分类号： H01L21/324 ,  H01L21/28088 ,  H01L21/28176 ,  H01L21/28185 ,  H01L29/401 ,  H01L29/4966 ,  H01L29/511 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/7833

    摘要： Multi-stage preheat high-temperature anneal processes after the deposition of the gate dielectric layer(s) reduce the number of interfacial sites and improve the negative bias temperature instability (NTBI) performance of a p-type metal-oxide-semiconductor transistor (PMOS). The gate dielectric layers may include an interfacial oxide layer and a high-k dielectric layer. The multi-stage preheat is designed to reduce dopant deactivation and to improve inter-mixing between the interfacial oxide layer and the high-k dielectric layer. The high-temperature anneal is used to reduce the number of interfacial sites at the interface between the silicon substrate and the interfacial oxide layer.

    摘要翻译： 在沉积栅极电介质层之后的多级预热高温退火工艺减少界面位置的数量并改善p型金属氧化物半导体晶体管（PMOS）的负偏压温度不稳定性（NTBI）性能 ）。 栅极电介质层可以包括界面氧化物层和高k电介质层。 多级预热设计用于减少掺杂剂失活并改善界面氧化物层和高k电介质层之间的相互混合。 高温退火用于减少硅衬底和界面氧化物层之间界面处的界面位置数。

    Doped oxide for shallow trench isolation (STI)
    9.
    发明授权
    Doped oxide for shallow trench isolation (STI) 有权
    用于浅沟槽隔离（STI）的掺杂氧化物

    公开(公告)号：US08592915B2

    公开(公告)日：2013-11-26

    申请号：US13012948

    申请日：2011-01-25

    申请人： Yu-Lien Huang ,  Chun Hsiung Tsai ,  Chii-Ming Wu ,  Ziwei Fang

    发明人： Yu-Lien Huang ,  Chun Hsiung Tsai ,  Chii-Ming Wu ,  Ziwei Fang

    IPC分类号： H01L29/76

    CPC分类号： H01L21/76237 ,  H01L21/02321 ,  H01L21/31111 ,  H01L21/31155 ,  H01L21/76224

    摘要： The embodiments described provide methods and structures for doping oxide in the STIs with carbon to make etch rate in the narrow and wide structures equal and also to make corners of wide STIs strong. Such carbon doping can be performed by ion beam (ion implant) or by plasma doping. The hard mask layer can be used to protect the silicon underneath from doping. By using the doping mechanism, the even surface topography of silicon and STI enables patterning of gate structures and ILD0 gapfill for advanced processing technology.

    摘要翻译： 所描述的实施例提供了用碳掺杂氧化物的方法和结构，以使窄和宽结构中的蚀刻速率相等并且也使得宽STI的拐角变强。 这种碳掺杂可以通过离子束（离子注入）或通过等离子体掺杂来进行。 硬掩模层可用于保护下面的硅不被掺杂。 通过使用掺杂机制，硅和STI的均匀表面形貌使得门结构和ILD0间隙填充的图案化能够用于先进的加工技术。