公开(公告)号：US20070200176A1

公开(公告)日：2007-08-30

申请号：US11550631

申请日：2006-10-18

申请人： Thorsten Kammler ,  Patrick Press ,  Rolf Stephan ,  Sven Beyer

发明人： Thorsten Kammler ,  Patrick Press ,  Rolf Stephan ,  Sven Beyer

IPC分类号： H01L27/12

CPC分类号： H01L29/458 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/66772 ,  H01L29/7848 ,  H01L29/78687

摘要： Formation of a silicide layer on the source/drain regions of a field effect transistor with a channel under tensile strain is disclosed. The strain is originated by the silicon/carbon source/drain regions which are grown by CVD deposition. In order to form the silicide layer, a silicon cap layer is deposited in situ by CVD. The silicon cap layer is then employed to form a silicide layer made of a silicon/cobalt compound. This method allows the formation of a silicide cobalt layer in silicon/carbon source/drain regions, which was until the present time not possible.

摘要翻译： 公开了在具有拉伸应变的通道的场效应晶体管的源/漏区上形成硅化物层。 该菌株由通过CVD沉积生长的硅/碳源/漏区产生。 为了形成硅化物层，通过CVD原位沉积硅覆盖层。 然后使用硅覆盖层形成由硅/钴化合物制成的硅化物层。 该方法允许在硅/碳源/漏区中形成硅化钴钴层，直到目前为止不可能。

公开(公告)号：US07176110B2

公开(公告)日：2007-02-13

申请号：US10862518

申请日：2004-06-07

申请人： Ralf van Bentum ,  Scott Luning ,  Thorsten Kammler

发明人： Ralf van Bentum ,  Scott Luning ,  Thorsten Kammler

IPC分类号： H01L21/20 ,  H01L21/36

CPC分类号： H01L29/66628 ,  H01L21/823418 ,  H01L21/823814 ,  H01L29/41783 ,  H01L29/665

摘要： The height of epitaxially grown semiconductor regions in extremely scaled semiconductor devices may be adjusted individually for different device regions in that two or more epitaxial growth steps may be carried out, wherein an epitaxial growth mask selectively suppresses the formation of a semiconductor region in a specified device region. In other embodiments, a common epitaxial growth process may be used for two or more different device regions and subsequently a selective oxidation process may be performed on selected device regions so as to precisely reduce the height of the previously epitaxially grown semiconductor regions in the selected areas.

摘要翻译： 可以对于不同的器件区域单独地调整极限比例的半导体器件中的外延生长的半导体区域的高度，因为可以执行两个或更多个外延生长步骤，其中外延生长掩模选择性地抑制在指定器件中形成半导体区域 地区。 在其它实施例中，公共外延生长工艺可以用于两个或更多个不同的器件区域，随后可以在所选择的器件区域上执行选择性氧化工艺，以便精确地降低所选区域中先前外延生长的半导体区域的高度 。

公开(公告)号：US07151020B1

公开(公告)日：2006-12-19

申请号：US10839437

申请日：2004-05-04

申请人： Jeffrey P. Patton ,  Austin C. Frenkel ,  Thorsten Kammler ,  Robert J. Chiu ,  Errol Todd Ryan ,  Darin A. Chan ,  Paul R. Besser ,  Paul L. King ,  Minh Van Ngo

发明人： Jeffrey P. Patton ,  Austin C. Frenkel ,  Thorsten Kammler ,  Robert J. Chiu ,  Errol Todd Ryan ,  Darin A. Chan ,  Paul R. Besser ,  Paul L. King ,  Minh Van Ngo

IPC分类号： H01L21/336 ,  H01L21/44

CPC分类号： H01L21/28518 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833

摘要： A method of forming an integrated circuit with a semiconductor substrate is provided. A gate dielectric is formed on the semiconductor substrate, and a gate is formed on the gate dielectric. Source/drain junctions are formed in the semiconductor substrate. A transition metal layer is formed on the source/drain junctions and on the gate. An interlayer dielectric is formed above the semiconductor substrate. Contacts are then formed in the interlayer dielectric, whereby a silicide is formed from the transition metal layer at a temperature no higher than the maximum temperature at which the interlayer dielectric and the contacts are formed.

摘要翻译： 提供一种形成具有半导体衬底的集成电路的方法。 在半导体衬底上形成栅极电介质，在栅极电介质上形成栅极。 在半导体衬底中形成源极/漏极结。 在源极/漏极结和栅极上形成过渡金属层。 在半导体衬底上形成层间电介质。 然后在层间电介质中形成触点，由此在不高于形成层间电介质和触点的最高温度的温度下由过渡金属层形成硅化物。

公开(公告)号：US07144786B2

公开(公告)日：2006-12-05

申请号：US10891996

申请日：2004-07-15

申请人： Ralf van Bentum ,  Scott Luning ,  Thorsten Kammler

发明人： Ralf van Bentum ,  Scott Luning ,  Thorsten Kammler

IPC分类号： H01L21/336

CPC分类号： H01L29/6653 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/7833

摘要： By using sidewall spacers adjacent to a gate electrode structure both as an epitaxial growth mask and an implantation mask, the complexity of a conventional process flow for forming raised drain and source regions may be significantly reduced, thereby reducing production costs and enhancing yield by lowering the defect rate.

摘要翻译： 通过使用与栅极电极结构相邻的侧壁间隔作为外延生长掩模和注入掩模，可以显着降低形成隆起的漏极和源极区域的常规工艺流程的复杂性，从而降低生产成本并通过降低 缺陷率。

公开(公告)号：US20060267087A1

公开(公告)日：2006-11-30

申请号：US11229188

申请日：2005-09-15

申请人： Robert Chiu ,  Paul Besser ,  Simon Chan ,  Jeffrey Patton ,  Austin Frenkel ,  Thorsten Kammler ,  Errol Ryan

发明人： Robert Chiu ,  Paul Besser ,  Simon Chan ,  Jeffrey Patton ,  Austin Frenkel ,  Thorsten Kammler ,  Errol Ryan

IPC分类号： H01L29/76

CPC分类号： H01L29/7833 ,  H01L21/28518 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659

摘要： An integrated circuit is provided. A gate dielectric is formed on a semiconductor substrate, and a gate is formed over the gate dielectric. A sidewall spacer is formed around the gate and a source/drain junction is formed in the semiconductor substrate using the sidewall spacer. A bottom silicide metal is deposited on the source/drain junction and then a top silicide metal is deposited on the bottom silicide metal. The bottom and top silicide metals are formed into their suicides. A dielectric layer is deposited above the semiconductor substrate and a contact is formed in the dielectric layer to the top silicide.

摘要翻译： 提供集成电路。 在半导体衬底上形成栅极电介质，并且在栅极电介质上形成栅极。 在栅极周围形成侧壁间隔物，并且使用侧壁间隔物在半导体衬底中形成源极/漏极结。 底部硅化物金属沉积在源极/漏极结上，然后顶部硅化物金属沉积在底部的硅化物金属上。 底部和顶部的硅化物金属形成它们的自杀剂。 介电层沉积在半导体衬底的上方，并且在电介质层中形成与顶部硅化物的接触。

公开(公告)号：US20050233532A1

公开(公告)日：2005-10-20

申请号：US11039084

申请日：2005-01-19

申请人： Markus Lenski ,  Falk Graetsch ,  Carsten Reichel ,  Christoph Schwan ,  Helmut Bierstedt ,  Thorsten Kammler ,  Martin Mazur

发明人： Markus Lenski ,  Falk Graetsch ,  Carsten Reichel ,  Christoph Schwan ,  Helmut Bierstedt ,  Thorsten Kammler ,  Martin Mazur

IPC分类号： H01L21/311 ,  H01L21/3213 ,  H01L21/336 ,  H01L21/337 ,  H01L29/45 ,  H01L29/74 ,  H01L29/78 ,  H01L31/111

CPC分类号： H01L21/31144 ,  H01L21/32139 ,  H01L29/6659 ,  H01L29/7833

摘要： The present invention allows the formation of sidewall spacers adjacent a feature on a substrate without there being an undesirable erosion of the feature. The feature is covered by one or more protective layers. A layer of a spacer material is deposited over the feature and etched anisotropically. An etchant used in the anisotropic etching is adapted to selectively remove the spacer material, whereas the one or more protective layers are substantially not affected by the etchant. Thus, the one or more protective layers protect the feature from being exposed to the etchant.

摘要翻译： 本发明允许在衬底上形成与特征相邻的侧壁间隔件，而不会有不希望的特征侵蚀。 该特征被一个或多个保护层覆盖。 隔离材料层沉积在特征上并各向异性地蚀刻。 在各向异性蚀刻中使用的蚀刻剂适于选择性地去除间隔物材料，而一个或多个保护层基本上不受蚀刻剂的影响。 因此，一个或多个保护层保护特征不暴露于蚀刻剂。

公开(公告)号：US20050095820A1

公开(公告)日：2005-05-05

申请号：US10862518

申请日：2004-06-07

申请人： Ralf van Bentum ,  Scott Luning ,  Thorsten Kammler

发明人： Ralf van Bentum ,  Scott Luning ,  Thorsten Kammler

IPC分类号： H01L21/336 ,  H01L21/8234 ,  H01L21/8238 ,  C30B1/00 ,  H01L21/20 ,  H01L21/36

CPC分类号： H01L29/66628 ,  H01L21/823418 ,  H01L21/823814 ,  H01L29/41783 ,  H01L29/665

摘要： The height of epitaxially grown semiconductor regions in extremely scaled semiconductor devices may be adjusted individually for different device regions in that two or more epitaxial growth steps may be carried out, wherein an epitaxial growth mask selectively suppresses the formation of a semiconductor region in a specified device region. In other embodiments, a common epitaxial growth process may be used for two or more different device regions and subsequently a selective oxidation process may be performed on selected device regions so as to precisely reduce the height of the previously epitaxially grown semiconductor regions in the selected areas.

摘要翻译： 可以对于不同的器件区域单独地调整极限比例的半导体器件中的外延生长的半导体区域的高度，因为可以执行两个或更多个外延生长步骤，其中外延生长掩模选择性地抑制在指定器件中形成半导体区域 地区。 在其它实施例中，公共外延生长工艺可以用于两个或更多个不同的器件区域，随后可以在所选择的器件区域上执行选择性氧化工艺，以便精确地降低所选区域中先前外延生长的半导体区域的高度 。

公开(公告)号：US20050009285A1

公开(公告)日：2005-01-13

申请号：US10915638

申请日：2004-08-09

申请人： Scott Luning ,  Karsten Wieczorek ,  Thorsten Kammler

发明人： Scott Luning ,  Karsten Wieczorek ,  Thorsten Kammler

IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L29/423 ,  H01L29/78

CPC分类号： H01L29/6659 ,  H01L21/28114 ,  H01L29/42376 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/7833 ,  Y10S257/90

摘要： An insulated gate semiconductor device (100) having reduced gate resistance and a method for manufacturing the semiconductor device (100). A gate structure (112) is formed on a major surface (104) of a semiconductor substrate (102). Successive nitride spacers (118, 128) are formed adjacent the sidewalls of the gate structure (112). The nitride spacers (118, 128) are etched and recessed using a single etch to expose the upper portions (115A, 117A) of the gate structure (112). Source (132) and drain (134) regions are formed in the semiconductor substrate (102). Silicide regions (140, 142, 144) are formed on the top surface (109) and the exposed upper portions (115A, 117A) of the gate structure (112) and the source region (132) and the drain region (134). Electrodes (150, 152, 154) are formed in contact with the silicide (140, 142, 144) of the respective gate structure (112), source region (132), and the drain region (134).

摘要翻译： 一种具有降低的栅极电阻的绝缘栅极半导体器件（100）和用于制造半导体器件（100）的方法。 栅极结构（112）形成在半导体衬底（102）的主表面（104）上。 在栅极结构（112）的侧壁附近形成连续的氮化物间隔物（118,128）。 使用单个蚀刻来蚀刻和凹入氮化物间隔物（118,128）以暴露栅极结构（112）的上部（115A，117A）。 源极（132）和漏极（134）区域形成在半导体衬底（102）中。 在栅极结构（112）和源极区（132）和漏极区（134）的顶表面（109）和暴露的上部（115A，117A）上形成硅化物区域（140,142,144）。 电极（150,152,154）形成为与相应的栅极结构（112），源极区（132）和漏极区（134）的硅化物（140,142,144）接触。