公开(公告)号：US07854240B2

公开(公告)日：2010-12-21

申请号：US10564822

申请日：2003-07-18

申请人： Mika Meller ,  Juerg Weibel ,  Stephen C. Davis ,  Scott A. White ,  Charles Princell

发明人： Mika Meller ,  Juerg Weibel ,  Stephen C. Davis ,  Scott A. White ,  Charles Princell

IPC分类号： F16L9/14

CPC分类号： B05D1/16 ,  B29C44/56 ,  F16L59/021

摘要： The foam tube for pipe insulations has an external surface and an internal surface. The internal surface is provided with an adhesively bonded layer of fibers. The fibers are a material having a melt temperature that is higher than that of the polymeric foam. The fibers are adhesively bonded to the internal surface such as to stand up from the internal surface. The fibers are substantially uniformly distributed over the internal surface providing a surface coverage of 2 to 20 percent. Further, the fibers have a linear density of 0.5 to 25 dtex and a length of 0.2 to 5 mm. With this fiber layer the polymeric foam tube has an improved thermal resistance and thermal conductivity.

摘要翻译： 用于管道绝缘的泡沫管具有外表面和内表面。 内表面设置有粘合的纤维层。 纤维是具有高于聚合物泡沫的熔体温度的材料。 纤维粘合到内表面，以便从内表面起立。 纤维基本上均匀地分布在内表面上，提供2至20％的表面覆盖率。 此外，纤维的线密度为0.5〜25dtex，长度为0.2〜5mm。 对于该纤维层，聚合物泡沫管具有改进的耐热性和导热性。

公开(公告)号：US07665002B1

公开(公告)日：2010-02-16

申请号：US11302942

申请日：2005-12-14

申请人： Scott A. White ,  Michael T. Clark ,  Timothy J. Wood

发明人： Scott A. White ,  Michael T. Clark ,  Timothy J. Wood

IPC分类号： G01R31/28

CPC分类号： G01R31/318583 ,  G01R31/31705 ,  G06F11/267 ,  G06F11/3656

摘要： A single test access port, such as a JTAG-based debug port may be utilized to perform debug operations on logic cores of a multi-core integrated circuit, such as a multi-core processor. The shared debug port may respond to a particular command to enter a debugging mode and may be configured to forward all commands and data to a debugging controller of the integrated circuit during debugging. A mask register may be used to indicate which logic cores of the multi-core integrated circuit should be debugged. Additionally, custom debugging commands may include mask or core select fields to indicate which logic cores should be affected by the particular command. Debugging mode may be initialized for one or more logic cores either externally, such as be asserted a DBREQ signal, or internally, such as by configuring one or more breakpoints.

摘要翻译： 可以使用诸如基于JTAG的调试端口的单个测试访问端口来执行诸如多核处理器的多核集成电路的逻辑核的调试操作。 共享调试端口可以响应特定命令进入调试模式，并且可以配置为在调试期间将所有命令和数据转发到集成电路的调试控制器。 可以使用掩码寄存器来指示应该调试多核集成电路的哪些逻辑核心。 此外，自定义调试命令可以包括掩码或核心选择字段，以指示特定命令应该影响哪些逻辑核心。 可以在外部对一个或多个逻辑核心初始化调试模式，例如断言DBREQ信号，或内部，例如通过配置一个或多个断点。

公开(公告)号：US20090177866A1

公开(公告)日：2009-07-09

申请号：US11970793

申请日：2008-01-08

申请人： Michael L. Choate ,  Mark D. Nicol ,  Michael T. Clark ,  Scott A. White ,  Gregory A. Lewis ,  Todd Foster ,  Gerald D. Zuraski, JR.

发明人： Michael L. Choate ,  Mark D. Nicol ,  Michael T. Clark ,  Scott A. White ,  Gregory A. Lewis ,  Todd Foster ,  Gerald D. Zuraski, JR.

IPC分类号： G06F9/30

CPC分类号： G06F11/1687 ,  G06F11/1641 ,  G06F11/1695

摘要： A method of operating a computer system. A first processor sends a first unit of binary information to an input/output (I/O) unit. The I/O unit then conveys the first unit of binary information to a functional unit in the computer system. A system response from the functional unit is then received by the I/O unit, which forwards the system response to the first processor. The system response is also stored in a first buffer. After a predetermined delay time has elapsed, the system response is then forwarded to the second processor.

摘要翻译： 一种操作计算机系统的方法。 第一处理器将二进制信息的第一单元发送到输入/输出（I / O）单元。 然后，I / O单元将第二单元的二进制信息传送到计算机系统中的功能单元。 然后由I / O单元接收来自功能单元的系统响应，该单元将系统响应转发给第一处理器。 系统响应也存储在第一缓冲器中。 在经过预定的延迟时间之后，系统响应被转发到第二处理器。

公开(公告)号：US07328371B1

公开(公告)日：2008-02-05

申请号：US10966466

申请日：2004-10-15

申请人： Vydhyanathan Kalyanasundharam ,  William A. Hughes ,  Philip E. Madrid ,  Scott A. White ,  Ajay Naini

发明人： Vydhyanathan Kalyanasundharam ,  William A. Hughes ,  Philip E. Madrid ,  Scott A. White ,  Ajay Naini

IPC分类号： G06F11/00

CPC分类号： G06F11/1641 ,  G06F11/1679 ,  G06F11/181 ,  G06F11/184 ,  G06F2201/845

摘要： In one embodiment, a node comprises a plurality of processor cores and a node controller coupled to the processor cores. The node controller is configured to route communications from the processor cores to other devices in a computer system. The node controller comprises a circuit coupled to receive the communications from the processor cores. In a redundant execution mode in which at least a first processor core is redundantly executing code that a second processor core is also executing, the circuit is configured to compare communications from the first processor core to communications from the second processor core to verify correct execution of the code. In some embodiments, the processor cores and the node controller may be integrated onto a single integrated circuit chip as a CMP. A similar method is also contemplated.

摘要翻译： 在一个实施例中，节点包括多个处理器核和耦合到处理器核的节点控制器。 节点控制器被配置为将来自处理器核心的通信路由到计算机系统中的其他设备。 节点控制器包括耦合以从处理器核心接收通信的电路。 在冗余执行模式中，其中至少第一处理器核冗余地执行第二处理器核也正在执行的代码，该电路被配置为将来自第一处理器核心的通信与来自第二处理器核心的通信进行比较，以验证是否正确执行 代码。 在一些实施例中，处理器核心和节点控制器可以作为CMP集成到单个集成电路芯片上。 也可以考虑类似的方法。

公开(公告)号：US20080018924A1

公开(公告)日：2008-01-24

申请号：US11486543

申请日：2006-07-14

申请人： Scott A. White ,  Charles J. Gazdik ,  Kristofer Erik Metz

发明人： Scott A. White ,  Charles J. Gazdik ,  Kristofer Erik Metz

IPC分类号： G06F3/12

CPC分类号： G06F3/1212 ,  G06F3/1209 ,  G06F3/1232 ,  G06F3/1236 ,  G06F3/1285

摘要： A driver for a printing device includes a communication protocol configured to retrieve capabilities of the printing device, invocation commands for invoking the capabilities of the printing device, and display strings for guiding display of the capabilities of the printing device for the printing device when the driver is initialized for use; a user interface configured to display the capabilities of the printing device for a user based on the display strings for the capabilities of the printing device as retrieved by the communication protocol; and a command emission protocol configured to render a print job of the user for the printing device based on the invocation commands for the capabilities of the printing device as retrieved by the communication protocol.

摘要翻译： 打印装置的驱动器包括被配置为检索打印装置的能力的通信协议，用于调用打印装置的能力的调用命令，以及用于引导显示用于打印装置的打印装置的能力的显示串，当驾驶员 被初始化使用; 用户界面，其被配置为基于由通信协议检索的用于打印设备的能力的显示字符串来显示用户的打印设备的能力; 以及命令发布协议，被配置为基于由通信协议检索的用于打印设备的能力的调用命令来呈现打印设备的用户的打印作业。

公开(公告)号：US06625726B1

公开(公告)日：2003-09-23

申请号：US09587114

申请日：2000-06-02

申请人： Michael T. Clark ,  Scott A. White

发明人： Michael T. Clark ,  Scott A. White

IPC分类号： G06F944

CPC分类号： G06F9/30101 ,  G06F9/30174 ,  G06F9/3842 ,  G06F9/3863

摘要： A method and apparatus for fault handling in computer systems. In one embodiment, a first register is used to store an address which points to the top of a stack. The address stored in the first register may be updated during the execution of an instruction. A second register may be used to store an address previously first register. The contents of the second register may be kept unchanged until the retirement of the instruction that is currently executing. If a fault occurs during execution of the instruction, a microcode fault handler may perform routines that may clear the fault or those conditions which led to the fault. The microcode fault handler may also copy the contents of the second register back into the first register. Execution of the instruction may be restarted from the operation just prior to when the fault occurred. The program from which the instruction originated may then continue to run. The first and second registers may be general purpose registers in some embodiments, while special purpose registers may be used in other embodiments.

摘要翻译： 一种计算机系统中故障处理的方法和装置。 在一个实施例中，第一寄存器用于存储指向堆栈顶部的地址。 存储在第一寄存器中的地址可以在执行指令期间被更新。 第二寄存器可以用于存储先前首先寄存器的地址。 第二寄存器的内容可以保持不变，直到当前执行的指令退出。 如果在执行指令期间发生故障，则微代码故障处理程序可能会执行可能会清除故障或导致故障的条件的例程。 微代码故障处理器还可以将第二寄存器的内容复制回第一寄存器。 可以在发生故障之前的操作中重新启动指令的执行。 然后可以继续运行指令发起的程序。 在一些实施例中，第一和第二寄存器可以是通用寄存器，而在其它实施例中可以使用专用寄存器。

公开(公告)号：US06446215B1

公开(公告)日：2002-09-03

申请号：US09378026

申请日：1999-08-20

申请人： Derrick R. Meyer ,  Scott A. White ,  Michael T. Clark ,  Philip E. Madrid

发明人： Derrick R. Meyer ,  Scott A. White ,  Michael T. Clark ,  Philip E. Madrid

IPC分类号： G06F126

CPC分类号： G06F1/3237 ,  G06F1/3203 ,  G06F1/3253 ,  G06F13/405 ,  Y02D10/128 ,  Y02D10/151 ,  Y02D50/20

摘要： A method and apparatus for controlling power management state transitions between two devices, e.g., a processor and a bus bridge, that are connected through a clock forwarded interface bus in a computer system. The bus bridge is configured to coordinate disconnection of the processor from the interface. Particularly, the bus bridge may use a fist signal to indicate whether or not the processor is to be disconnected from the interface (e.g. a CONNECT signal) and the processor may use a second signal to indicate whether or not the processor is to be disconnected from the interface (e.g. a PROCREADY signal). The processor is disconnected from the interface responsive to both the first signal and the second signal indicating that the processor is to be disconnected. The signals may also be used to reconnect the processor to the interface.

摘要翻译： 一种用于控制通过计算机系统中的时钟转发接口总线连接的两个设备（例如处理器和总线桥）之间的功率管理状态转换的方法和装置。 总线桥被配置为协调处理器与接口的断开连接。 特别地，总线桥可以使用第一信号来指示处理器是否与接口断开连接（例如，连接信号），并且处理器可以使用第二信号来指示处理器是否被断开 接口（例如PROCREADY信号）。 所述处理器响应于所述第一信号和所述第二信号指示所述处理器将被断开而与所述接口断开连接。 信号也可用于将处理器重新连接到接口。

公开(公告)号：US6035386A

公开(公告)日：2000-03-07

申请号：US37436

申请日：1998-02-10

申请人： David S. Christie ,  Scott A. White ,  Michael D. Goddard

发明人： David S. Christie ,  Scott A. White ,  Michael D. Goddard

IPC分类号： G06F9/30 ,  G06F9/318 ,  G06F9/32 ,  G06F9/38 ,  G06F9/26

CPC分类号： G06F9/382 ,  G06F9/30149 ,  G06F9/30152 ,  G06F9/30174 ,  G06F9/321 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3863

摘要： A processor which includes a fetch program counter circuit and an execute program counter circuit is disclosed. The fetch program counter circuit provides less significant program counter value bits in addition to a fetch program counter value. The execute program counter circuit generates an execute program counter value using the less significant program counter value bits. The execute program counter circuit receives a plurality of less significant program counter bit values and selects a single less significant program counter bit value thus generating execute program counter values in a multiple pipeline processor.

摘要翻译： 公开了一种包括获取程序计数器电路和执行程序计数器电路的处理器。 获取程序计数器电路除了获取程序计数器值之外还提供不太重要的程序计数器值位。 执行程序计数器电路使用较不重要的程序计数器值位产生执行程序计数器值。 执行程序计数器电路接收多个不太重要的程序计数器位值，并且选择一个不太重要的程序计数器位值，从而在多流水线处理器中产生执行程序计数器值。

公开(公告)号：US5696955A

公开(公告)日：1997-12-09

申请号：US252303

申请日：1994-06-01

申请人： Michael D. Goddard ,  Scott A. White

发明人： Michael D. Goddard ,  Scott A. White

IPC分类号： G06F7/78 ,  G06F9/30 ,  G06F9/315 ,  G06F9/38

CPC分类号： G06F7/785 ,  G06F9/30032 ,  G06F9/3004 ,  G06F9/30112 ,  G06F9/30134 ,  G06F9/3806 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3842 ,  G06F9/3844 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3863 ,  G06F9/3885

摘要： In a processor (110) that performs multiple instructions in a single cycle, predicts outcomes of branch conditions and speculatively executes instructions based on the branch predictions, a method and apparatus for operating a data stack utilize a remap array (674) to support a stack exchange capability. The remap array is used to correlate a stack pointer (672) to data elements (700) within the stack. A lookahead stack pointer (502) and remap array (504) are updated to preserve the processor's state of operation while speculative instructions are executed.

摘要翻译： 在单个周期中执行多个指令的处理器（110）中，预测分支条件的结果并基于分支预测推测地执行指令，用于操作数据堆栈的方法和装置利用重映射阵列（674）来支持堆栈 交换能力。 重映射数组用于将堆栈指针（672）与堆栈内的数据元素（700）相关联。 更新前瞻堆栈指针（502）和重新映射数组（504）以在执行推测性指令时保持处理器的操作状态。

公开(公告)号：US5632023A

公开(公告)日：1997-05-20

申请号：US252029

申请日：1994-06-01

申请人： Scott A. White ,  David S. Christie ,  Michael D. Goddard

发明人： Scott A. White ,  David S. Christie ,  Michael D. Goddard

IPC分类号： G06F9/32 ,  G06F9/38 ,  G06F9/30

CPC分类号： G06F9/30094 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3842 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3863

摘要： A superscalar microprocessor is provided with a reorder buffer for storing the speculative state of the microprocessor and a register file for storing the real state of the microprocessor. A flags register stores the real state of flags that are updated by flag modifying instructions which are executed by the functional units of the microprocessor. To enhance the performance of the microprocessor with respect to conditional branching instructions, the reorder buffer includes a flag storage area for storing flags that are updated by flag modifying instructions. The flags are renamed to make possible the earlier execution of branch instructions which depend on flag modifying instructions. If a flag is not yet determined, then a flag tag is associated with the flag storage area in place of that flag until the actual flag value is determined. A flag operand bus and a flag tag bus are provided between the flag storage area and the branching functional unit so that the requested flag or flag tags are provided to instructions which are executed in the branching functional unit.

摘要翻译： 超标量微处理器设置有用于存储微处理器的推测状态的重排序缓冲器和用于存储微处理器的实际状态的寄存器文件。 标志寄存器存储由微处理器的功能单元执行的标志修改指令更新的标志的实际状态。 为了提高微处理器相对于条件转移指令的性能，重排序缓冲器包括一个标志存储区域，用于存储通过标志修改指令更新的标志。 这些标志被重命名，以便能够更早地执行依赖于标志修改指令的分支指令。 如果尚未确定标志，则标志标签与标志存储区域相关联，而不是该标志，直到确定了实际标志值。 在标志存储区域和分支功能单元之间提供标志操作数总线和标志标签总线，使得所请求的标志或标志标签提供给在分支功能单元中执行的指令。