公开(公告)号：US08284766B2

公开(公告)日：2012-10-09

申请号：US11966327

申请日：2007-12-28

申请人： Mark Anders ,  Himanshu Kaul ,  Ram Krishnamurthy ,  Shekhar Borkar

发明人： Mark Anders ,  Himanshu Kaul ,  Ram Krishnamurthy ,  Shekhar Borkar

IPC分类号： H04L12/66

CPC分类号： G06F15/17375 ,  G06F15/7825 ,  Y02D10/12 ,  Y02D10/13

摘要： A multi-core die is provided that allows packets to be communicated across the die using resources of a packet switched network and a circuit switched network.

摘要翻译： 提供了一种多核管芯，其允许使用分组交换网络和电路交换网络的资源在管芯上传送分组。

公开(公告)号：US20100268931A1

公开(公告)日：2010-10-21

申请号：US12824945

申请日：2010-06-28

申请人： Shekhar Borkar ,  Yatin Hoskote ,  Shu-Ling Garver

发明人： Shekhar Borkar ,  Yatin Hoskote ,  Shu-Ling Garver

IPC分类号： G06F11/28 ,  G06F9/00

CPC分类号： G06F1/32

摘要： In one embodiment, the present invention includes a method for performing dynamic testing of a many-core processor including a plurality of cores, manipulating data obtained from the dynamic testing into profile information of the many-core processor, and storing the profile information in a non-volatile memory. The non-volatile memory may be within the many-core processor, in some embodiments. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于对包括多个核心的多核处理器进行动态测试的方法，将从动态测试获得的数据操作成多核处理器的简档信息，并将该简档信息存储在 非易失性存储器。 在一些实施例中，非易失性存储器可以在多核处理器内。 描述和要求保护其他实施例。

公开(公告)号：US20070226482A1

公开(公告)日：2007-09-27

申请号：US11387385

申请日：2006-03-23

申请人： Shekhar Borkar ,  Yatin Hoskote ,  Shu-Ling Garver

发明人： Shekhar Borkar ,  Yatin Hoskote ,  Shu-Ling Garver

IPC分类号： G06F1/24

CPC分类号： G06F1/32

摘要： In one embodiment, the present invention includes a method for performing dynamic testing of a many-core processor including a plurality of cores, manipulating data obtained from the dynamic testing into profile information of the many-core processor, and storing the profile information in a non-volatile memory. The non-volatile memory may be within the many-core processor, in some embodiments. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于对包括多个核心的多核处理器进行动态测试的方法，将从动态测试获得的数据操作成多核处理器的简档信息，并将该简档信息存储在 非易失性存储器。 在一些实施例中，非易失性存储器可以在多核处理器内。 描述和要求保护其他实施例。

公开(公告)号：US20060071650A1

公开(公告)日：2006-04-06

申请号：US10954464

申请日：2004-09-30

申请人： Siva Narendra ,  Howard Wilson ,  Donald Gardner ,  Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Nitin Borkar ,  Vivek De ,  Shekhar Borkar

发明人： Siva Narendra ,  Howard Wilson ,  Donald Gardner ,  Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Nitin Borkar ,  Vivek De ,  Shekhar Borkar

IPC分类号： G05F1/40

CPC分类号： G06F1/26 ,  G06F1/189 ,  H01L25/16 ,  H01L25/18 ,  H01L2224/16145 ,  H01L2924/00014 ,  H01L2924/01068 ,  H01L2924/15311 ,  H01L2924/3011 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

摘要： A central processing unit (CPU) is disclosed. The CPU includes a CPU die; and a voltage regulator/converter die bonded to the CPU die in a three dimensional packaging layout.

摘要翻译： 公开了一种中央处理单元（CPU）。 CPU包括CPU管芯; 以及以三维封装布局结合到CPU管芯的电压调节器/转换器管芯。

公开(公告)号：US20060071648A1

公开(公告)日：2006-04-06

申请号：US10955383

申请日：2004-09-30

申请人： Siva Narendra ,  James Tschanz ,  Howard Wilson ,  Donald Gardner ,  Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Nitin Borkar ,  Vivek De ,  Shekhar Borkar

发明人： Siva Narendra ,  James Tschanz ,  Howard Wilson ,  Donald Gardner ,  Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Nitin Borkar ,  Vivek De ,  Shekhar Borkar

IPC分类号： G05F1/00

CPC分类号： H01L25/0657 ,  H01L25/18 ,  H01L2224/0554 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/16 ,  H01L2224/16145 ,  H01L2224/16227 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2924/00014 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

摘要： A central processing unit (CPU) is disclosed. The CPU includes a CPU die; and a power management die bonded to the CPU die in a three dimensional packaging layout.

摘要翻译： 公开了一种中央处理单元（CPU）。 CPU包括CPU管芯; 以及以三维封装布局结合到CPU裸片的电源管理裸片。

公开(公告)号：US20060067034A1

公开(公告)日：2006-03-30

申请号：US11274187

申请日：2005-11-16

申请人： Siva Narendra ,  Shekhar Borkar

发明人： Siva Narendra ,  Shekhar Borkar

IPC分类号： H01G9/00

CPC分类号： H01G9/155 ,  H01L23/5223 ,  H01L2924/0002 ,  Y02E60/13 ,  H01L2924/00

摘要： An ultracapacitor formed on a semiconductor substrate includes a plurality conductive layers with intervening dielectric layers. These layers form a plurality of capacitors which may be connected in parallel to store a charge for powering an electronic circuit or for performing a variety of integrated circuit applications. A plurality of ultracapacitors of this type may be connected in series or may be designed in stacked configuration for attaining a specific charge distribution profile.

公开(公告)号：US20060054977A1

公开(公告)日：2006-03-16

申请号：US10942019

申请日：2004-09-16

申请人： Dinesh Somasekhar ,  Shekhar Borkar ,  Vivek De ,  Yibin Ye ,  Muhammad Khellah ,  Fabrice Paillet ,  Stephen Tang ,  Ali Keshavarzi ,  Shih-Lien Lu

发明人： Dinesh Somasekhar ,  Shekhar Borkar ,  Vivek De ,  Yibin Ye ,  Muhammad Khellah ,  Fabrice Paillet ,  Stephen Tang ,  Ali Keshavarzi ,  Shih-Lien Lu

IPC分类号： H01L29/76

CPC分类号： H01L27/115 ,  G11C11/404 ,  G11C16/0416

摘要： A memory device is provided that includes a plurality of memory cells where each memory cell includes a source region, a drain region and a floating gate. A coupling bit-line is also provided that extends over at least one column of the plurality of memory cells. The coupling bit-line may be formed on each of the floating gates of memory cells forming the column of the plurality of memory cells. The coupling bit-line may also be formed within a well of each of memory cells forming the column of the plurality of memory cells.

摘要翻译： 提供一种存储器件，其包括多个存储器单元，其中每个存储器单元包括源极区域，漏极区域和浮动栅极。 还提供了在多个存储单元中的至少一列延伸的耦合位线。 耦合位线可以形成在形成多个存储单元的列的存储单元的每个浮置栅极上。 耦合位线也可以形成在形成多个存储器单元的列的每个存储单元的阱中。

公开(公告)号：US20050219796A1

公开(公告)日：2005-10-06

申请号：US10813112

申请日：2004-03-31

申请人： Siva Narendra ,  Shekhar Borkar

发明人： Siva Narendra ,  Shekhar Borkar

IPC分类号： H01G9/00 ,  H01G9/155 ,  H01L23/522

CPC分类号： H01G9/155 ,  H01L23/5223 ,  H01L2924/0002 ,  Y02E60/13 ,  H01L2924/00

摘要： An ultracapacitor formed on a semiconductor substrate includes a plurality conductive layers with intervening dielectric layers. These layers form a plurality of capacitors which may be connected in parallel to store a charge for powering an electronic circuit or for performing a variety of integrated circuit applications. A plurality of ultracapacitors of this type may be connected in series or may be designed in stacked configuration for attaining a specific charge distribution profile.

摘要翻译： 形成在半导体衬底上的超级电容器包括具有中间介电层的多个导电层。 这些层形成多个电容器，其可以并联连接以存储用于为电子电路供电或用于执行各种集成电路应用的电荷。 这种类型的多个超级电容器可以串联连接或者可以被设计成堆叠配置以获得特定的电荷分布曲线。

公开(公告)号：US20090199033A1

公开(公告)日：2009-08-06

申请号：US12356313

申请日：2009-01-20

申请人： Shekhar Borkar ,  Tanay Karnik ,  Peter Hazucha ,  Gerhard Schrom ,  Greg Dermer

发明人： Shekhar Borkar ,  Tanay Karnik ,  Peter Hazucha ,  Gerhard Schrom ,  Greg Dermer

IPC分类号： G06F1/26

CPC分类号： G06F1/28

摘要： A system is disclosed. The system includes a load, a voltage regulator circuit coupled to the load a power supply, a load coupled to the power supply to receive one or more voltages from the power supply, and a digital bus, coupled between the power supply and the load. The digital bus transmits power consumption measurements from the load to the power supply and transmits power consumption measurements from the power supply to the load.

摘要翻译： 公开了一种系统。 该系统包括负载，电压调节器电路，耦合到负载电源，耦合到电源以从电源接收一个或多个电压的负载以及耦合在电源和负载之间的数字总线。 数字总线将功耗测量从负载传输到电源，并将功耗测量从电源传输到负载。

公开(公告)号：US07568115B2

公开(公告)日：2009-07-28

申请号：US11238489

申请日：2005-09-28

申请人： Shekhar Borkar ,  Tanay Karnik ,  Shu-ling Garver

发明人： Shekhar Borkar ,  Tanay Karnik ,  Shu-ling Garver

IPC分类号： G06F1/26

CPC分类号： G06F1/3203 ,  G06F1/3287 ,  G06F1/3296 ,  H01L25/0657 ,  H01L25/16 ,  H01L25/18 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2924/0002 ,  Y02D10/171 ,  Y02D10/172 ,  H01L2924/00

摘要： According to embodiments of the disclosed subject matter in this application, a power management system with multiple voltage regulator (“VRs”) may be used to supply power to cores in a many-core processor. Each VR may supply power to a core or a part of a core. Different VRs may provide multiple voltages to a core/part in the many-core processor. The value of the output voltage of a VR may be modulated under the direction of the core/part to which the voltage regulator supplies power. In one embodiment, the multiple VRs may be integrated with cores in a single die. In another embodiment, the power management system with multiple VRs may be on a die (“the VR die”) separate from the die of the many-core processor. The VR die may be included in the same package as the many-core processor die.

摘要翻译： 根据本申请中公开的主题的实施例，具有多个电压调节器（“VR”）的电力管理系统可以用于向多核处理器中的核供电。 每个VR可以为核心或核心的一部分供电。 不同的VR可以为多核处理器中的核/部件提供多个电压。 VR的输出电压的值可以在电压调节器供电的核心/部件的方向上进行调制。 在一个实施例中，多个VR可以与单个管芯中的核心集成。 在另一实施例中，具有多个VR的电源管理系统可以在与多核处理器的管芯分离的管芯（“VR管芯”）上。 VR芯片可以包含在与多核处理器芯片相同的封装中。