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    Method for making a dual-thickness gate oxide layer using a nitride/oxide composite region
    11.
    发明授权
    Method for making a dual-thickness gate oxide layer using a nitride/oxide composite region 失效
    使用氮化物/氧化物复合区域制造双厚度栅极氧化物层的方法

    公开(公告)号：US5960289A

    公开(公告)日：1999-09-28

    申请号：US102267

    申请日：1998-06-22

    申请人： Paul G. Y. Tsui ,  Hsing-Huang Tseng ,  Navakanta Bhat ,  Ping Chen

    发明人： Paul G. Y. Tsui ,  Hsing-Huang Tseng ,  Navakanta Bhat ,  Ping Chen

    IPC分类号： H01L21/8234

    CPC分类号： H01L21/823462

    摘要： A method for forming a dual gate oxide (DGO) structure begins by forming a first oxide layer (106) within active areas (110) and (112). A protection layer (108a) is then formed over the layer (106). A mask (114) is used to allow removal of the layers (106 and 108a) from the active area (110). A thermal oxidation process is then used to form a thin second oxide layer (118) within an active area (110). Conductive gate electrodes (120a and 120b) are then formed wherein the first oxide layer (106) and the protection layer (108c) are incorporated into the gate dielectric layer of an MOS transistor (122a). The transistor (122b) has a thinner gate oxide layer that excludes the protection layer (108c).

    摘要翻译： 形成双栅极氧化物（DGO）结构的方法开始于在有源区（110）和（112）内形成第一氧化物层（106）。 然后在层（106）上形成保护层（108a）。 掩模（114）用于允许从有源区域（110）移除层（106和108a）。 然后使用热氧化工艺在活性区域（110）内形成薄的第二氧化物层（118）。 然后形成导电栅电极（120a和120b），其中第一氧化物层（106）和保护层（108c）被并入到MOS晶体管（122a）的栅极电介质层中。 晶体管（122b）具有排除保护层（108c）的较薄的栅氧化层。

    Method for forming a reverse dielectric stack
    13.
    发明授权
    Method for forming a reverse dielectric stack 失效
    形成反向电介质叠层的方法

    公开(公告)号：US5712177A

    公开(公告)日：1998-01-27

    申请号：US533496

    申请日：1995-09-25

    申请人： Vidya S. Kaushik ,  Hsing-Huang Tseng

    发明人： Vidya S. Kaushik ,  Hsing-Huang Tseng

    IPC分类号： H01L21/28 ,  H01L21/8247 ,  H01L29/51 ,  H01L21/316

    CPC分类号： H01L21/28185 ,  H01L21/28202 ,  H01L21/28229 ,  H01L21/28273 ,  H01L27/11517 ,  H01L29/513 ,  H01L29/518

    摘要： An embodiment of the invention allows the reversing of the sequence of a stacked gate dielectric layer so that a thermal oxide overlies a CVD deposited oxide. A CVD dielectric (12) is first deposited to a desired thickness. Then a layer of silicon (16), either amorphous or polycrystalline, is deposited overlying the CVD dielectric, wherein this silicon layer is approximately one-half of the desired thickness of the final top oxide. The silicon layer is then thermally oxidized to form thermal oxide (18). This method of the invention allows the denser thermal oxide to be formed overlying the less dense CVD dielectric layer as desired to form a reverse dielectric stack.

    摘要翻译： 本发明的一个实施例允许堆叠的栅极电介质层的顺序的反转，使得热氧化物覆盖在CVD沉积的氧化物上。 首先将CVD电介质（12）沉积到期望的厚度。 然后沉积覆盖CVD电介质的无定形或多晶硅层（16），其中该硅层约为最终顶部氧化物所需厚度的一半。 然后将硅层热氧化以形成热氧化物（18）。 本发明的这种方法允许根据需要形成覆盖较不致密的CVD电介质层的更致密的热氧化物以形成反向电介质叠层。

    Process for forming field isolation and a structure over a semiconductor substrate
    14.
    发明授权
    Process for forming field isolation and a structure over a semiconductor substrate 失效
    用于形成场隔离的工艺和半导体衬底上的结构

    公开(公告)号：US5580815A

    公开(公告)日：1996-12-03

    申请号：US200029

    申请日：1994-02-22

    申请人： Ting C. Hsu ,  Laureen H. Parker ,  David G. Kolar ,  Philip J. Tobin ,  Hsing-Huang Tseng ,  Lisa K. Garling ,  Vida Ilderem

    发明人： Ting C. Hsu ,  Laureen H. Parker ,  David G. Kolar ,  Philip J. Tobin ,  Hsing-Huang Tseng ,  Lisa K. Garling ,  Vida Ilderem

    IPC分类号： H01L21/32 ,  H01L21/76

    CPC分类号： H01L21/32

    摘要： An annealed amorphous silicon layer is formed prior to forming field isolation regions when using in a LOCOS field isolation process. The annealed amorphous silicon layer helps to reduce encroachment compared to conventional LOCOS field isolation process and helps to reduce the likelihood of forming pits within a substrate compared to a PBL field isolation process. The annealed amorphous silicon layer may be used in forming field isolation regions that defines the active regions between transistors including MOSFETs and bipolar transistors. Doped silicon or a silicon-rich silicon nitride layer may be used in place of conventional materials. The anneal of the amorphous silicon layer may be performed after forming a silicon nitride layer if the silicon nitride layer is deposited at a temperature no higher than 600 degrees Celsius.

    摘要翻译： 在LOCOS场隔离工艺中使用时，形成退火的非晶硅层，形成场隔离区。 退火的非晶硅层有助于减少与常规LOCOS场隔离过程相比的侵蚀，并且有助于降低与PBL场隔离工艺相比在衬底内形成凹坑的可能性。 退火的非晶硅层可以用于形成场隔离区域，其限定包括MOSFET和双极晶体管的晶体管之间的有源区。 可以使用掺杂硅或富硅的氮化硅层代替常规材料。 如果在不高于600摄氏度的温度下沉积氮化硅层，则可以在形成氮化硅层之后执行非晶硅层的退火。

    Method for manufacturing a high dielectric constant gate oxide for use in semiconductor integrated circuits
    15.
    发明授权
    Method for manufacturing a high dielectric constant gate oxide for use in semiconductor integrated circuits 失效
    制造用于半导体集成电路的高介电常数栅极氧化物的方法

    公开(公告)号：US06063698A

    公开(公告)日：2000-05-16

    申请号：US885433

    申请日：1997-06-30

    申请人： Hsing-Huang Tseng ,  Philip J. Tobin

    发明人： Hsing-Huang Tseng ,  Philip J. Tobin

    IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L29/49 ,  H01L29/51 ,  H01L21/3205

    CPC分类号： H01L29/6659 ,  H01L21/28176 ,  H01L21/28247 ,  H01L29/4983 ,  H01L21/28194 ,  H01L21/28202 ,  H01L29/517 ,  H01L29/518 ,  H01L29/6656 ,  Y10S438/91

    摘要： A method for forming a gate dielectric (14b) begins by providing a substrate (12). A high K dielectric layer (14a) is deposited overlying the substrate (12). The dielectric layer (14a) contains bulk traps (16) and interface traps (18). A polysilicon gate electrode (20) is then patterned and etched overlying the gate dielectric (14a) whereby the plasma etching of the gate electrode (20) results in substrate plasma damage (22). A post gate wet oxidation process is performed between 750.degree. C. and 850.degree. C. to reduce plasma etch damage and trap sites (16, 18) in order to provide an improved gate dielectric (14b). Source and drain electrodes (30) are then formed within the substrate and laterally adjacent the gate electrode (20) to form a transistor device having more consistent threshold voltages, improved subthreshold slope operation, reduced gate to channel leakage, and improved speed of operation.

    摘要翻译： 形成栅极电介质（14b）的方法开始于提供衬底（12）。 沉积在基底（12）上的高K电介质层（14a）。 电介质层（14a）包含大量阱（16）和界面阱（18）。 然后将多晶硅栅电极（20）图案化并蚀刻在栅极电介质（14a）上，由此栅电极（20）的等离子体蚀刻导致衬底等离子体损伤（22）。 在750℃至850℃之间进行后门湿氧化处理以减少等离子体蚀刻损伤和捕集位点（16,18），以提供改进的栅极电介质（14b）。 源极和漏极（30）然后形成在衬底内并且横向邻近栅电极（20），以形成具有更一致的阈值电压，改进的亚阈值斜率操作，减小的栅极到沟道泄漏以及改善的操作速度的晶体管器件。

    Method of formation of semiconductor gate dielectric
    17.
    发明授权
    Method of formation of semiconductor gate dielectric 失效
    形成半导体栅极电介质的方法

    公开(公告)号：US5726087A

    公开(公告)日：1998-03-10

    申请号：US258360

    申请日：1994-06-09

    申请人： Hsing-Huang Tseng ,  Philip J. Tobin

    发明人： Hsing-Huang Tseng ,  Philip J. Tobin

    IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L29/08 ,  H01L29/51 ,  H01L21/318

    CPC分类号： H01L21/28185 ,  H01L21/28035 ,  H01L21/28176 ,  H01L21/28238 ,  H01L21/28273 ,  H01L29/0847 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66575 ,  H01L21/28194 ,  H01L21/28211

    摘要： A semiconductor dielectric (10) is formed by providing a base layer (12) having a surface. A thin interface layer (13) is formed at the surface of the base layer (12). The thin interface layer has a substantial concentration of one of either nitrogen or fluorine. A thermal oxide layer (14) is formed overlying the interface layer (13). A deposited dielectric layer (16) is formed overlying the thermal oxide layer (14). The deposited dielectric layer (16) is optionally densified by a thermal heat cycle. The deposited dielectric layer (16) has micropores that are misaligned to micropores in the thermal oxide layer (14) to provide enhanced features.

    摘要翻译： 通过提供具有表面的基底层（12）形成半导体电介质（10）。 在基层（12）的表面形成有薄界面层（13）。 薄界面层具有大量浓度的氮或氟之一。 在界面层（13）上形成热氧化层（14）。 沉积的介电层（16）形成在热氧化物层（14）上。 沉积的介电层（16）任选地通过热热循环致密化。 沉积的介电层（16）具有与热氧化物层（14）中的微孔不对准的微孔，以提供增强的特征。

    Method for forming a fluorinated nitrogen containing dielectric
    18.
    发明授权
    Method for forming a fluorinated nitrogen containing dielectric 失效
    形成含氟含氮电介质的方法

    公开(公告)号：US5571734A

    公开(公告)日：1996-11-05

    申请号：US316175

    申请日：1994-10-03

    申请人： Hsing-Huang Tseng ,  Philip J. Tobin

    发明人： Hsing-Huang Tseng ,  Philip J. Tobin

    IPC分类号： H01L21/8247 ,  H01L21/28 ,  H01L21/318 ,  H01L21/324 ,  H01L21/336 ,  H01L29/51 ,  H01L29/78 ,  H01L29/788 ,  H01L29/792 ,  H01L21/225 ,  H01L21/3115

    CPC分类号： H01L21/28185 ,  H01L21/28176 ,  H01L21/28202 ,  H01L29/513 ,  H01L29/518 ,  H01L21/28211

    摘要： This disclosure reveals a manufacturable and controllable method to fabricate a dielectric which increases the device current drive. A nitrogen-containing ambient is used to oxidize a surface of a substrate (10) to form a nitrogen-containing dielectric (12). Then a fluorine-containing specie (F) is introduced, preferably through implanting, into a gate electrode (20) overlying the nitrogen-containing dielectric. The fluorine is then driven into the underlying nitrogen-containing dielectric. A fluorinated nitrogen-containing region (14') is expected to form at the interface between dielectric (12') and substrate (10). The interaction between fluorine and nitrogen increases the peak transconductance as well as the transconductance at a high electric field for the dielectric. Therefore, the overall current drive is increased by this approach.

    摘要翻译： 本公开揭示了可制造和可控制的方法来制造增加器件电流驱动的电介质。 使用含氮环境来氧化衬底（10）的表面以形成含氮电介质（12）。 然后，优选通过注入将含氟物质（F）引入覆盖含氮电介质的栅电极（20）中。 然后将氟驱动到下面的含氮电介质中。 期望在电介质（12'）和衬底（10）之间的界面处形成含氟含氮区域（14'）。 氟和氮之间的相互作用增加了在电介质的高电场下的峰跨越以及跨导。 因此，通过这种方法增加了整体目前的驱动力。

    Process to incorporate nitrogen at an interface of a dielectric layer in a semiconductor device
    19.
    发明授权
    Process to incorporate nitrogen at an interface of a dielectric layer in a semiconductor device 失效
    在半导体器件中的电介质层的界面处并入氮的工艺

    公开(公告)号：US5464792A

    公开(公告)日：1995-11-07

    申请号：US186957

    申请日：1994-01-27

    申请人： Hsing-Huang Tseng ,  Philip J. Tobin

    发明人： Hsing-Huang Tseng ,  Philip J. Tobin

    IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L29/51 ,  H01L21/225

    CPC分类号： H01L21/28167 ,  H01L21/28176 ,  H01L21/28273 ,  H01L29/511 ,  H01L29/66825 ,  Y10S438/91

    摘要： Nitrogen is piled-up at a top interface of a gate dielectric layer by a process of the present invention. A gate dielectric layer (14) is formed on a substrate (12). A buffer layer (16), such as polysilicon, is formed on the dielectric layer. A nitrogen source layer (18), such as oxynitride, is formed on the buffer layer. The device is annealed to drive nitrogen from the source layer through the buffer layer and to an interface (15) between the polysilicon and the dielectric, resulting in a high nitrogen concentration at this interface. A nitrogen concentration may also be achieved at an interface (13) between the dielectric layer and the substrate.

    摘要翻译： 通过本发明的方法，在栅极电介质层的顶部界面处堆积氮。 栅介质层（14）形成在衬底（12）上。 在电介质层上形成诸如多晶硅的缓冲层（16）。 在缓冲层上形成氮源层（18），例如氧氮化物。 将器件退火以驱动来自源层的氮通过缓冲层和多晶硅与电介质之间的界面（15），导致该界面处的高氮浓度。 也可以在电介质层和衬底之间的界面（13）处实现氮浓度。

    Method of forming trench isolation structure in an integrated circuit
    20.
    发明授权
    Method of forming trench isolation structure in an integrated circuit 失效
    在集成电路中形成沟槽隔离结构的方法

    公开(公告)号：US5387540A

    公开(公告)日：1995-02-07

    申请号：US130052

    申请日：1993-09-30

    申请人： Stephen S. Poon ,  Hsing-Huang Tseng

    发明人： Stephen S. Poon ,  Hsing-Huang Tseng

    IPC分类号： H01L21/76 ,  H01L21/762 ,  H01L21/763 ,  H01L21/302

    CPC分类号： H01L21/76224 ,  H01L21/763 ,  Y10S148/05

    摘要： The reliability of integrated circuits fabricated with trench isolation is improved by increasing the thickness of the gate dielectric overlying the trench corner. After the trench isolation region (40, 56) has been formed a thin layer of silicon dioxide (44) is chemically vapor deposited over the trench isolation region (44) and the adjacent active region (23). A transistor gate electrode (46) is subsequently formed over the thin layer of silicon dioxide (44). The thin layer of silicon dioxide (44) increases the thickness of the gate dielectric that lies between the transistor gate electrode (46) and the trench corner, and therefore the breakdown voltage of the gate dielectric at the trench corner is increased.

    摘要翻译： 通过增加覆盖在沟槽角上的栅极电介质的厚度来提高通过沟槽隔离制造的集成电路的可靠性。 在已经形成沟槽隔离区域（40,56）之后，在沟槽隔离区域（44）和相邻的有源区域（23）上化学气相沉积薄层二氧化硅（44）。 随后在二氧化硅（44）的薄层上形成晶体管栅电极（46）。 二氧化硅（44）的薄层增加位于晶体管栅极（46）和沟槽角之间的栅极电介质的厚度，因此沟槽角处的栅极电介质的击穿电压增加。