利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

34 条记录 (耗时 0.022 秒)

    MEMORY INCLUDING TRANSISTORS WITH DOUBLE FLOATING GATE STRUCTURES
    21.
    发明申请
    MEMORY INCLUDING TRANSISTORS WITH DOUBLE FLOATING GATE STRUCTURES 失效
    包含两个浮动门结构的晶体管的存储器

    公开(公告)号：US20130069134A1

    公开(公告)日：2013-03-21

    申请号：US13608436

    申请日：2012-09-10

    申请人： Tetsufumi TANAMOTO ,  Kosuke Tatsumura ,  Kiwamu Sakuma ,  Atsuhiro Kinoshita ,  Shinobu Fujita ,  Koichi Muraoka

    发明人： Tetsufumi TANAMOTO ,  Kosuke Tatsumura ,  Kiwamu Sakuma ,  Atsuhiro Kinoshita ,  Shinobu Fujita ,  Koichi Muraoka

    IPC分类号： H01L27/11

    CPC分类号： H01L29/42332 ,  G11C11/412 ,  G11C14/0063 ,  H01L27/1104 ,  H01L29/7881

    摘要： In a memory of an embodiment, first and second P-channel transistors are formed on a first semiconductor region, and each of the first and second P-channel transistors has a structure formed by stacking a first insulating film, a first floating gate, a second insulating film, a second floating gate, a third insulating film, and a first control gate in this order on the first semiconductor region. In the memory, first and second N-channel transistors are formed on a second semiconductor region, and each of the first and second N-channel transistors has a structure formed by stacking a fourth insulating film, a third floating gate, a fifth insulating film, a fourth floating gate, a sixth insulating film, and a second control gate in this order on the second semiconductor region.

    摘要翻译： 在实施例的存储器中，第一和第二P沟道晶体管形成在第一半导体区域上，并且第一和第二P沟道晶体管中的每一个具有通过堆叠第一绝缘膜，第一浮动栅极， 第二绝缘膜，第二浮栅，第三绝缘膜和第一控制栅极。 在存储器中，第一和第二N沟道晶体管形成在第二半导体区域上，并且第一和第二N沟道晶体管中的每一个具有通过堆叠第四绝缘膜，第三浮栅，第五绝缘膜 ，第四浮栅，第六绝缘膜和第二控制栅极。

    MEMORY SYSTEM INCLUDING KEY-VALUE STORE
    22.
    发明申请
    MEMORY SYSTEM INCLUDING KEY-VALUE STORE 有权
    存储系统，包括键值存储

    公开(公告)号：US20130042055A1

    公开(公告)日：2013-02-14

    申请号：US13569542

    申请日：2012-08-08

    申请人： Atsuhiro KINOSHITA ,  Takao Marukame ,  Kosuke Tatsumura

    发明人： Atsuhiro KINOSHITA ,  Takao Marukame ,  Kosuke Tatsumura

    IPC分类号： G06F12/06 ,  G06F12/02 ,  G06F12/00

    CPC分类号： G06F17/30587 ,  G06F12/0292

    摘要： According to one embodiment, a memory system including a key-value store containing key-value data as a pair of a key and a value corresponding to the key, includes a first memory, a control circuit and a second memory. The first memory is configured to contain a data area for storing data, and a table area containing the key-value data. The control circuit is configured to perform write and read to the first memory by addressing, and execute a request based on the key-value store. The second memory is configured to store the key-value data in accordance with an instruction from the control circuit. The control circuit performs a set operation by using the key-value data stored in the first memory, and the key-value data stored in the second memory.

    摘要翻译： 根据一个实施例，包括包含键值数据作为一对键和与该键对应的值的键值存储器的存储器系统包括第一存储器，控制电路和第二存储器。 第一存储器被配置为包含用于存储数据的数据区域和包含键值数据的表区域。 控制电路被配置为通过寻址来执行对第一存储器的写入和读取，并且基于键值存储执行请求。 第二存储器被配置为根据来自控制电路的指令存储键值数据。 控制电路通过使用存储在第一存储器中的键值数据和存储在第二存储器中的键值数据来执行设置操作。

    Semiconductor device
    24.
    发明授权
    Semiconductor device 有权
    半导体器件

    公开(公告)号：US07968956B2

    公开(公告)日：2011-06-28

    申请号：US12388965

    申请日：2009-02-19

    申请人： Kosuke Tatsumura ,  Masakazu Goto ,  Reika Ichihara ,  Masato Koyama ,  Shigeru Kawanaka ,  Kazuaki Nakajima

    发明人： Kosuke Tatsumura ,  Masakazu Goto ,  Reika Ichihara ,  Masato Koyama ,  Shigeru Kawanaka ,  Kazuaki Nakajima

    IPC分类号： H01L29/78 ,  H01L21/70

    CPC分类号： H01L21/823828 ,  H01L21/823842 ,  H01L29/785

    摘要： A semiconductor device includes a semiconductor substrate, a p-channel MIS transistor formed on the substrate, the p-channel transistor having a first gate dielectric formed on the substrate and a first gate electrode layer formed on the first dielectric, and an n-channel MIS transistor formed on the substrate, the n-channel transistor having a second gate dielectric formed on the substrate and a second gate electrode layer formed on the second dielectric. A bottom layer of the first gate electrode layer in contact with the first gate dielectric and a bottom layer of the second gate electrode layer in contact with the second gate dielectric have the same orientation and the same composition including Ta and C, and a mole ratio of Ta to a total of C and Ta, (Ta/(Ta+C)), is larger than 0.5.

    摘要翻译： 半导体器件包括半导体衬底，形成在衬底上的p沟道MIS晶体管，形成在衬底上的第一栅极电介质的p沟道晶体管和形成在第一电介质上的第一栅极电极层，以及n沟道 形成在衬底上的MIS晶体管，所述n沟道晶体管具有形成在衬底上的第二栅极电介质和形成在第二电介质上的第二栅极电极层。 与第一栅极电介质接触的第一栅极电极层的底层和与第二栅极电介质接触的第二栅电极层的底层具有相同的取向和相同的组成，包括Ta和C，以及摩尔比 的Ta与总计C和Ta（Ta /（Ta + C））大于0.5。

    Memory system including key-value store
    25.
    发明授权
    Memory system including key-value store 有权
    内存系统包括键值存储

    公开(公告)号：US09262500B2

    公开(公告)日：2016-02-16

    申请号：US13569542

    申请日：2012-08-08

    申请人： Atsuhiro Kinoshita ,  Takao Marukame ,  Kosuke Tatsumura

    发明人： Atsuhiro Kinoshita ,  Takao Marukame ,  Kosuke Tatsumura

    IPC分类号： G06F17/30 ,  G06F12/02

    CPC分类号： G06F17/30587 ,  G06F12/0292

    摘要： According to one embodiment, a memory system including a key-value store containing key-value data as a pair of a key and a value corresponding to the key, includes a first memory, a control circuit and a second memory. The first memory is configured to contain a data area for storing data, and a table area containing the key-value data. The control circuit is configured to perform write and read to the first memory by addressing, and execute a request based on the key-value store. The second memory is configured to store the key-value data in accordance with an instruction from the control circuit. The control circuit performs a set operation by using the key-value data stored in the first memory, and the key-value data stored in the second memory.

    摘要翻译： 根据一个实施例，包括包含键值数据作为一对键和与该键对应的值的键值存储器的存储器系统包括第一存储器，控制电路和第二存储器。 第一存储器被配置为包含用于存储数据的数据区域和包含键值数据的表区域。 控制电路被配置为通过寻址来执行对第一存储器的写入和读取，并且基于键值存储执行请求。 第二存储器被配置为根据来自控制电路的指令存储键值数据。 控制电路通过使用存储在第一存储器中的键值数据和存储在第二存储器中的键值数据来执行设置操作。

    Nonvolatile programmable switches
    27.
    发明授权
    Nonvolatile programmable switches 有权
    非易失性可编程开关

    公开(公告)号：US08829594B2

    公开(公告)日：2014-09-09

    申请号：US13469867

    申请日：2012-05-11

    申请人： Kosuke Tatsumura ,  Kiwamu Sakuma ,  Koichiro Zaitsu ,  Mari Matsumoto

    发明人： Kosuke Tatsumura ,  Kiwamu Sakuma ,  Koichiro Zaitsu ,  Mari Matsumoto

    IPC分类号： H01L29/792

    CPC分类号： H01L29/792 ,  G11C16/0441 ,  H01L27/11568 ,  H01L29/66833

    摘要： A nonvolatile programmable switch according to an embodiment includes: a first nonvolatile memory transistor including a first to third terminals connected to a first to third interconnects respectively; a second nonvolatile memory transistor including a fourth terminal connected to a fourth interconnect, a fifth terminal connected to the second interconnect, and a sixth terminal connected to the third interconnect, the first and second nonvolatile memory transistors having the same conductivity type; and a pass transistor having a gate electrode connected to the second interconnect. When the first and fourth interconnects are connected to a first power supply while the third interconnect is connected to a second power supply having a higher voltage than that of the first power supply, a threshold voltage of the first nonvolatile memory transistor increases, and a threshold voltage of the second nonvolatile memory transistor decreases.

    摘要翻译： 根据实施例的非易失性可编程开关包括：第一非易失性存储晶体管，包括分别连接到第一至第三互连的第一至第三端子; 第二非易失性存储晶体管，包括连接到第四互连的第四端子，连接到第二互连的第五端子和连接到第三互连件的第六端子，具有相同导电类型的第一和第二非易失性存储器晶体管; 以及具有连接到第二互连的栅电极的传输晶体管。 当第一和第四互连连接到第一电源，而第三互连连接到具有比第一电源的电压更高的电压的第二电源时，第一非易失性存储晶体管的阈值电压增加，阈值 第二非易失性存储晶体管的电压降低。

    Semiconductor device and fabrication method thereof
    28.
    发明授权
    Semiconductor device and fabrication method thereof 有权
    半导体器件及其制造方法

    公开(公告)号：US08653560B2

    公开(公告)日：2014-02-18

    申请号：US13344107

    申请日：2012-01-05

    申请人： Kosuke Tatsumura ,  Atsuhiro Kinoshita

    发明人： Kosuke Tatsumura ,  Atsuhiro Kinoshita

    IPC分类号： H01L29/66

    CPC分类号： H01L29/66742 ,  H01L29/045 ,  H01L29/1054 ,  H01L29/267 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/78 ,  H01L29/785 ,  H01L29/78681 ,  H01L29/78684

    摘要： According to one embodiment, a fabrication method of a semiconductor device comprising forming a dummy gate with a gate length direction set to a [111] direction perpendicular to a [110] direction on a surface of a supporting substrate having Si1-xGex (0≦x

    摘要翻译： 根据一个实施例，一种半导体器件的制造方法，包括在具有Si1-xGex（0 @）的支撑衬底的表面上形成栅极长度方向设置为垂直于[110]方向的[111]方向的虚拟栅极 x <0.5），具有垂直于在表面上设置为[110]方向的表面的晶体取向，形成源极/漏极区域并在虚拟栅极的侧部分上形成绝缘膜。 接下来，使用绝缘膜作为掩模蚀刻伪栅极，并且进一步蚀刻在源极/漏极区域之间的衬底的表面部分。 接下来，通过使用源极/漏极区域的边缘部分作为晶种，在源极/漏极区域之间生长由III-V族半导体或Ge形成的沟道区域。 然后，通过栅极绝缘膜在沟道区的上方形成栅电极。

    SEMICONDUCTOR INTEGRATED CIRCUIT
    29.
    发明申请
    SEMICONDUCTOR INTEGRATED CIRCUIT 审中-公开
    半导体集成电路

    公开(公告)号：US20130307054A1

    公开(公告)日：2013-11-21

    申请号：US13606292

    申请日：2012-09-07

    申请人： Shinichi YASUDA ,  Kosuke Tatsumura ,  Mari Matsumoto ,  Koichiro Zaitsu ,  Masato Oda ,  Atsuhiro Kinoshita ,  Daisuke Hagishima ,  Yoshifumi Nishi ,  Takahiro Kurita ,  Shinobu Fujita

    发明人： Shinichi YASUDA ,  Kosuke Tatsumura ,  Mari Matsumoto ,  Koichiro Zaitsu ,  Masato Oda ,  Atsuhiro Kinoshita ,  Daisuke Hagishima ,  Yoshifumi Nishi ,  Takahiro Kurita ,  Shinobu Fujita

    IPC分类号： H01L27/105

    CPC分类号： G11C16/10 ,  H01L21/823456 ,  H01L21/823462 ,  H01L27/11526 ,  H01L27/11573 ,  H01L29/7881 ,  H01L29/792

    摘要： One embodiment provides a semiconductor integrated circuit, including: a substrate; a plurality of nonvolatile memory portions formed in the substrate, each including a first nonvolatile memory and a second nonvolatile memory; and a plurality of logic transistor portions formed in the substrate, each including at least one of logic transistor, wherein the logic transistors include: a first transistor which is directly connected to drains of the first and second nonvolatile memories at its gate; and a second transistor which is not directly connected to the drains of the first and second nonvolatile memories, and wherein a bottom surface of the gate of each of the logic transistors sandwiching the first and second nonvolatile memories is lower in height from a top surface of the substrate than a bottom surface of the control gate of each of the first and second nonvolatile memories.

    摘要翻译： 一个实施例提供一种半导体集成电路，包括：基板; 形成在所述基板中的多个非易失性存储部，每个包括第一非易失性存储器和第二非易失性存储器; 以及形成在所述衬底中的多个逻辑晶体管部分，每个逻辑晶体管部分包括逻辑晶体管中的至少一个，其中所述逻辑晶体管包括：第一晶体管，其第一和第二非易失性存储器的栅极直接连接到第一晶体管; 以及第二晶体管，其不直接连接到第一和第二非易失性存储器的漏极，并且其中夹着第一和第二非易失性存储器的每个逻辑晶体管的栅极的底表面的高度与 所述基板比所述第一和第二非易失性存储器中的每一个的所述控制栅极的底表面。

    CONFIGURATION MEMORY
    30.
    发明申请
    CONFIGURATION MEMORY 有权
    配置存储器

    公开(公告)号：US20130258782A1

    公开(公告)日：2013-10-03

    申请号：US13603666

    申请日：2012-09-05

    申请人： Kosuke TATSUMURA ,  Masato ODA ,  Koichiro ZAITSU ,  Atsushi KAWASUMI ,  Mari MATSUMOTO ,  Shinichi YASUDA

    发明人： Kosuke TATSUMURA ,  Masato ODA ,  Koichiro ZAITSU ,  Atsushi KAWASUMI ,  Mari MATSUMOTO ,  Shinichi YASUDA

    IPC分类号： G11C16/06

    CPC分类号： G11C16/06 ,  G11C7/06 ,  G11C16/26

    摘要： According to one embodiment, a configuration memory includes first and second data lines, a first memory string which comprises at least first and second nonvolatile memory transistors which are connected in series between a common node and the first data line, a second memory string which comprises at least third and fourth nonvolatile memory transistors which are connected in series between the common node and the second data line, and a flip-flop circuit which comprises a first data holding node connected to the common node and a second data holding node connected to a configuration data output node.

    摘要翻译： 根据一个实施例，配置存储器包括第一和第二数据线，第一存储器串，其包括串联连接在公共节点和第一数据线之间的至少第一和第二非易失性存储器晶体管，第二存储器串包括 在公共节点和第二数据线之间串联连接的至少第三和第四非易失性存储器晶体管，以及包括连接到公共节点的第一数据保持节点和连接到公共节点的第二数据保持节点的触发器电路 配置数据输出节点。