公开(公告)号：US06790782B1

公开(公告)日：2004-09-14

申请号：US10157450

申请日：2002-05-29

申请人： Chih-Yuh Yang ,  Cyrus E. Tabery ,  Ming-Ren Lin

发明人： Chih-Yuh Yang ,  Cyrus E. Tabery ,  Ming-Ren Lin

IPC分类号： H01L21302

CPC分类号： H01L21/28123 ,  H01L21/0337 ,  H01L21/28273 ,  H01L29/517

摘要： The invention provides a method of small geometry gate formation on the surface of a high-K gate dielectric. The method provides for processing steps that include gate pattern trimming, gate stack etch, and removal of exposed regions of the high-K dielectric to be performed efficiently in a single etch chamber. As such, process complexity and processing costs are reduced while throughput and overall process efficiency is improved. The method includes fabricating a high-K gate dielectric etch stop dielectric layer on the surface of a silicon substrate to protect the silicon substrate from erosion during an etch step and to prove a gate dielectric. A polysilicon layer is fabricated above the high-K dielectric layer. An anti-reflective coating layer above the polysilicon layer, and a mask is fabricated above the anti-reflective coating layer to define a gate region and an erosion region. The sequence of etching steps discussed above are performed in-situ in an enclosed high density plasma etching chamber environment.

摘要翻译： 本发明提供了在高K栅极电介质的表面上形成小几何形状的栅极的方法。 该方法提供了处理步骤，其包括在单个蚀刻室中有效执行的栅极图案修整，栅极堆叠蚀刻和去除高K电介质的暴露区域。 因此，降低了处理复杂性和处理成本，同时提高了吞吐量和整体处理效率。 该方法包括在硅衬底的表面上制造高K栅电介质蚀刻阻挡介电层，以在蚀刻步骤期间保护硅衬底免受腐蚀并证明栅极电介质。 在高K电介质层上方制造多晶硅层。 在多晶硅层上方的抗反射涂层和在抗反射涂层上方制造掩模以限定栅极区域和侵蚀区域。 上述蚀刻步骤的顺序在封闭的高密度等离子体蚀刻室环境中原位进行。

公开(公告)号：US06579809B1

公开(公告)日：2003-06-17

申请号：US10147623

申请日：2002-05-16

申请人： Chih-Yuh Yang ,  Cyrus E. Tabery

发明人： Chih-Yuh Yang ,  Cyrus E. Tabery

IPC分类号： H01L21461

CPC分类号： H01L29/517 ,  H01L21/0338 ,  H01L21/28123 ,  H01L21/28194 ,  H01L21/31138 ,  H01L21/32139 ,  H01L29/511

摘要： The invention provides a method of small geometry gate formation on the surface of a high-k gate dielectric wherein process complexity and processing costs are reduced while throughput and overall process efficiency is improved. The method may utilize photolithography illumination of 157 nm, 193 nm, 248 nm, or other suitable wavelengths to mask a gate region. An aggressive mask trim may be used to reduce the mask size such that it masks a narrow gate region. A hard mask is then fabricated over the narrow gate region and the gate and high-k dielectric are etched to expose the silicon substrate. The entire etch sequence can be performed in-situ within a single gate etch chamber.

摘要翻译： 本发明提供了在高k栅极电介质的表面上形成小几何形状的栅极的方法，其中降低了处理复杂性和处理成本，同时提高了处理效率和整体处理效率。 该方法可以利用157nm，193nm，248nm或其它合适波长的光刻照明来掩蔽栅极区域。 可以使用积极的掩模修整来减小掩模尺寸，使得其掩盖窄的栅极区域。 然后在窄栅极区域上制造硬掩模，并蚀刻栅极和高k电介质以暴露硅衬底。 整个蚀刻序列可以在单个栅极蚀刻室内原位进行。

公开(公告)号：US06563183B1

公开(公告)日：2003-05-13

申请号：US10085949

申请日：2002-02-28

申请人： William G. En ,  Arvind Halliyal ,  Minh-Ren Lin ,  Minh Van Ngo ,  Cyrus E. Tabery ,  Chih-Yuh Yang

发明人： William G. En ,  Arvind Halliyal ,  Minh-Ren Lin ,  Minh Van Ngo ,  Cyrus E. Tabery ,  Chih-Yuh Yang

IPC分类号： H01L2976

CPC分类号： H01L21/823425 ,  H01L21/823462

摘要： The invention provides an integrated circuit fabricated on a semiconductor substrate. The integrated circuit comprises a first field effect transistor and a second field effect transistor. The first field effect transistor comprises a first polysilicon gate positioned above a first channel region of the substrate and isolated from the first channel region by a first dielectric layer extending the entire length of the first polysilicon gate. The first dielectric layer comprises a first dielectric material with a first dielectric constant. The second field effect transistor comprises a second polysilicon gate positioned above a second channel region on the substrate and isolated from the second channel region by a second dielectric layer extending the entire length of the second polysilicon gate. The second dielectric layer comprises a second dielectric material with a second dielectric constant. The first dielectric constant and the second dielectric constant may be different and both may be greater than the dielectric constant of silicon dioxide.

摘要翻译： 本发明提供一种在半导体衬底上制造的集成电路。 集成电路包括第一场效应晶体管和第二场效应晶体管。 第一场效应晶体管包括位于衬底的第一沟道区上方的第一多晶硅栅极，并通过延伸第一多晶硅栅极的整个长度的第一电介质层与第一沟道区隔离。 第一电介质层包括具有第一介电常数的第一电介质材料。 第二场效应晶体管包括位于衬底上的第二沟道区上方的第二多晶硅栅极，并且通过延伸第二多晶硅栅极的整个长度的第二电介质层与第二沟道区隔离。 第二电介质层包括具有第二介电常数的第二电介质材料。 第一介电常数和第二介电常数可以是不同的，并且它们都可以大于二氧化硅的介电常数。

公开(公告)号：US08222680B2

公开(公告)日：2012-07-17

申请号：US10274961

申请日：2002-10-22

申请人： Ming-Ren Lin ,  Judy Xilin An ,  Zoran Krivokapic ,  Cyrus E. Tabery ,  Haihong Wang ,  Bin Yu

发明人： Ming-Ren Lin ,  Judy Xilin An ,  Zoran Krivokapic ,  Cyrus E. Tabery ,  Haihong Wang ,  Bin Yu

IPC分类号： H01L29/72

CPC分类号： H01L29/785 ,  H01L29/42384 ,  H01L29/66795 ,  H01L29/66818

摘要： A double gate metal-oxide semiconductor field-effect transistor (MOSFET) includes a fin, a first gate and a second gate. The first gate is formed on top of the fin. The second gate surrounds the fin and the first gate. In another implementation, a triple gate MOSFET includes a fin, a first gate, a second gate, and a third gate. The first gate is formed on top of the fin. The second gate is formed adjacent the fin. The third gate is formed adjacent the fin and opposite the second gate.

摘要翻译： 双栅极金属氧化物半导体场效应晶体管（MOSFET）包括鳍状物，第一栅极和第二栅极。 第一个门形成在鳍的顶部。 第二个门围绕翅片和第一个门。 在另一实施方案中，三栅极MOSFET包括鳍片，第一栅极，第二栅极和第三栅极。 第一个门形成在鳍的顶部。 第二个门形成在翅片附近。 第三栅极形成在翅片附近并与第二栅极相对。

公开(公告)号：US06706571B1

公开(公告)日：2004-03-16

申请号：US10274951

申请日：2002-10-22

申请人： Bin Yu ,  Judy Xilin An ,  Cyrus E. Tabery ,  Haihong Wang

发明人： Bin Yu ,  Judy Xilin An ,  Cyrus E. Tabery ,  Haihong Wang

IPC分类号： H01L2100

CPC分类号： H01L29/785 ,  H01L29/4908 ,  H01L29/66795 ,  H01L29/78684

摘要： A method of forming multiple structures in a semiconductor device includes depositing a film over a conductive layer, etching a trench in a portion of the film and forming adjacent the sidewalls of the trench. The film may then be etched, followed by an of the conductive layer to form the structures.

摘要翻译： 在半导体器件中形成多个结构的方法包括在导电层上沉积膜，蚀刻膜的一部分中的沟槽并且形成在沟槽的侧壁附近。 然后可以对该膜进行蚀刻，然后进行导电层的形成以形成结构。

公开(公告)号：US07351638B1

公开(公告)日：2008-04-01

申请号：US10021782

申请日：2001-12-18

申请人： Cyrus E. Tabery ,  Eric N. Paton ,  Bin Yu ,  Qi Xiang ,  Robert B. Ogle

发明人： Cyrus E. Tabery ,  Eric N. Paton ,  Bin Yu ,  Qi Xiang ,  Robert B. Ogle

IPC分类号： H01L21/336

CPC分类号： H01L21/268 ,  H01L21/26513 ,  H01L29/6659

摘要： A method of manufacturing a semiconductor device includes forming a gate electrode over a substrate, implanting dopants into the substrate and activating the dopants using laser thermal annealing. During annealing, the laser and substrate are moved relative to one another, and the movement of the laser and the substrate relative to one another does not pause between and during activating one portion of the source/drain regions and activating another portion of the source/drain regions. Each pulse from the laser can respectively irradiate different portions of the source/drain regions, and a spot area of the laser is less than 50 millimeter2.

摘要翻译： 一种制造半导体器件的方法包括在衬底上形成栅电极，将掺杂剂注入到衬底中并使用激光热退火激活掺杂剂。 在退火期间，激光器和衬底相对于彼此移动，并且激光器和衬底相对于彼此的运动在激活源极/漏极区域的一部分之间和在激活源极/漏极区域的另一部分之间不间断， 漏区。 来自激光器的每个脉冲可以分别照射源极/漏极区域的不同部分，并且激光器的斑点面积小于50毫米2。

公开(公告)号：US07091068B1

公开(公告)日：2006-08-15

申请号：US10310776

申请日：2002-12-06

申请人： Shibly S. Ahmed ,  Cyrus E. Tabery ,  Bin Yu

发明人： Shibly S. Ahmed ,  Cyrus E. Tabery ,  Bin Yu

IPC分类号： H01L21/00

CPC分类号： H01L29/785 ,  H01L29/66795

摘要： A method of manufacturing a semiconductor device may include forming a fin structure on an insulator and depositing a gate material over the fin structure. The method may also include forming a sacrificial material over the gate material and planarizing the sacrificial material. An antireflective coating may be deposited on the planarized sacrificial material. A gate structure may then be formed by etching the gate material.

摘要翻译： 制造半导体器件的方法可以包括在绝缘体上形成翅片结构，并在栅极结构上沉积栅极材料。 该方法还可以包括在栅极材料上形成牺牲材料并平坦化牺牲材料。 可以在平坦化的牺牲材料上沉积抗反射涂层。 然后可以通过蚀刻栅极材料形成栅极结构。

公开(公告)号：US06780789B1

公开(公告)日：2004-08-24

申请号：US10230198

申请日：2002-08-29

申请人： Bin Yu ,  Robert B. Ogle ,  Eric N. Paton ,  Cyrus E. Tabery ,  Qi Xiang

发明人： Bin Yu ,  Robert B. Ogle ,  Eric N. Paton ,  Cyrus E. Tabery ,  Qi Xiang

IPC分类号： H01L2131

CPC分类号： H01L21/28185 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/268 ,  H01L21/31662 ,  H01L29/665 ,  H01L29/6659

摘要： Ultra-thin gate oxides are formed by exposing the upper surface of a substrate to a pulsed laser light beam in an atmosphere containing oxygen. Embodiments include exposing a silicon substrate to a pulsed laser light beam at a radiant fluence of 0.1 to 0.8 joules/cm2 for 1 to 10 nanoseconds to form a gate oxide layer having a thickness of 3 Å to 8 Å, e.g., 3 Å to 5 Å.

摘要翻译： 通过在包含氧的气​​氛中将衬底的上表面暴露于脉冲激光束来形成超薄栅极氧化物。 实施例包括将硅衬底以0.1至0.8焦耳/平方厘米的辐射通量暴露于脉冲激光束1至10纳秒以形成厚度为3至8的栅极氧化物层，例如3 Å至5Å。

公开(公告)号：US06656749B1

公开(公告)日：2003-12-02

申请号：US10013354

申请日：2001-12-13

申请人： Eric N. Paton ,  Robert B. Ogle ,  Bin Yu ,  Cyrus E. Tabery ,  Qi Xiang

发明人： Eric N. Paton ,  Robert B. Ogle ,  Bin Yu ,  Cyrus E. Tabery ,  Qi Xiang

IPC分类号： H01L2100

CPC分类号： H01L21/02675 ,  H01L21/2026 ,  H01L21/268 ,  H01L22/12 ,  H01L22/20 ,  H01L29/6659

摘要： A method of manufacturing a semiconductor device includes thermal annealing source/drain regions with a laser, measuring a depth of the source/drain regions, and adjusting a parameter of the laser used in the thermal annealing process. After the laser is adjusted, the source/drain regions are laser thermal annealed again until a desired depth of the source/drain regions is obtained. An apparatus for processing a semiconductor device includes a chamber, a laser, a measuring device, and a controller. The semiconductor device is positioned within the chamber for processing. The laser is used to laser thermal anneal the semiconductor device within the chamber. The measuring device measures a depth of source/drain regions in the semiconductor device when the semiconductor device is within the chamber, and the controller receives measurement information from the measuring device and adjusts parameters of the laser.

摘要翻译： 制造半导体器件的方法包括：用激光热退火源极/漏极区域，测量源极/漏极区域的深度，以及调整在热退火过程中使用的激光器的参数。 在调整激光器之后，源极/漏极区域被再次激光热退火，直到得到所需的源极/漏极区域的深度。 一种用于处理半导体器件的装置，包括腔室，激光器，测量装置和控制器。 半导体器件位于腔室内用于处理。 激光器用于对腔室内的半导体器件进行激光热退火。 当半导体器件在腔室内时，测量装置测量半导体器件中的源极/漏极区域的深度，并且控制器从测量装置接收测量信息并调整激光器的参数。

公开(公告)号：US06902966B2

公开(公告)日：2005-06-07

申请号：US09983625

申请日：2001-10-25

申请人： Bin Yu ,  Robert B. Ogle ,  Eric N. Paton ,  Cyrus E. Tabery ,  Qi Xiang

发明人： Bin Yu ,  Robert B. Ogle ,  Eric N. Paton ,  Cyrus E. Tabery ,  Qi Xiang

IPC分类号： H01L21/28 ,  H01L21/20 ,  H01L21/265 ,  H01L21/268 ,  H01L21/336 ,  H01L29/417 ,  H01L29/78 ,  H01L21/00

CPC分类号： H01L29/665 ,  H01L21/268

摘要： A method of manufacturing a MOSFET semiconductor device comprises forming a gate electrode over a substrate and a gate oxide between the gate electrode and the substrate; forming source/drain extensions in the substrate; forming first and second sidewall spacers; implanting dopants within the substrate to form source/drain regions in the substrate adjacent to the sidewalls spacers; laser thermal annealing to activate the source/drain regions; depositing a layer of nickel over the source/drain regions; and annealing to form a nickel silicide layer disposed on the source/drain regions. The source/drain extensions and sidewall spacers are adjacent to the gate electrode. The source/drain extensions can have a depth of about 50 to 300 angstroms, and the source/drain regions can have a depth of about 400 to 1000 angstroms. The annealing is at temperatures from about 350 to 500° C.

摘要翻译： 一种制造MOSFET半导体器件的方法包括：在栅极电极和衬底之间形成衬底上的栅电极和栅极氧化物; 在衬底中形成源极/漏极延伸部; 形成第一和第二侧壁间隔物; 在所述衬底内注入掺杂剂以在所述衬底中邻近所述侧壁间隔物形成源/漏区; 激光热退火激活源/漏区; 在源极/漏极区域上沉积镍层; 并退火以形成设置在源/漏区上的硅化镍层。 源极/漏极延伸部和侧壁间隔物与栅电极相邻。 源极/漏极延伸部可以具有约50至300埃的深度，并且源极/漏极区域可以具有约400至1000埃的深度。 退火温度在约350-500℃