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43 条记录 (耗时 0.02 秒)

    DIFFERENTIATING CACHE RELIABILITY TO REDUCE MINIMUM ON-DIE VOLTAGE
    31.
    发明申请
    DIFFERENTIATING CACHE RELIABILITY TO REDUCE MINIMUM ON-DIE VOLTAGE 有权
    降低缓存电容的缓存可靠性

    公开(公告)号：US20140095799A1

    公开(公告)日：2014-04-03

    申请号：US13631894

    申请日：2012-09-29

    申请人： Zhen Fang ,  Shih-Lien Lu ,  Ravishankar Iyer ,  Srihari Makineni

    发明人： Zhen Fang ,  Shih-Lien Lu ,  Ravishankar Iyer ,  Srihari Makineni

    IPC分类号： G06F12/12

    CPC分类号： G06F11/004 ,  G06F1/3225 ,  G06F1/3275 ,  G06F1/3296 ,  G11C5/14 ,  G11C5/141 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/172

    摘要： Systems and methods may provide for determining whether a memory access request is error-tolerant, and routing the memory access request to a reliable memory region if the memory access request is error-tolerant. Moreover, the memory access request may be routed to an unreliable memory region if the memory access request is error-tolerant. In one example, use of the unreliable memory region enables a reduction in the minimum operating voltage level for a die containing the reliable and unreliable memory regions.

    摘要翻译： 系统和方法可以提供确定存储器访问请求是否是容错的，以及如果存储器访问请求是容错的，则将存储器访问请求路由到可靠的存储器区域。 此外，如果存储器访问请求是容错的，则存储器访问请求可以被路由到不可靠的存储器区域。 在一个示例中，使用不可靠的存储区域使得能够降低包含可靠和不可靠的存储器区域的管芯的最小工作电压电平。

    Method and apparatus for using cache memory in a system that supports a low power state
    37.
    发明授权
    Method and apparatus for using cache memory in a system that supports a low power state 有权
    在支持低功率状态的系统中使用高速缓冲存储器的方法和装置

    公开(公告)号：US08640005B2

    公开(公告)日：2014-01-28

    申请号：US12785182

    申请日：2010-05-21

    申请人： Christopher B. Wilkerson ,  Alaa R. Alameldeen ,  Zeshan A. Chishti ,  Dinesh Somasekhar ,  Wei Wu ,  Shih-Lien Lu

    发明人： Christopher B. Wilkerson ,  Alaa R. Alameldeen ,  Zeshan A. Chishti ,  Dinesh Somasekhar ,  Wei Wu ,  Shih-Lien Lu

    IPC分类号： G11C29/00

    CPC分类号： G06F11/1064

    摘要： A cache memory system uses multi-bit Error Correcting Code (ECC) with a low storage and complexity overhead. In an embodiment, error correction logic may include a first error correction logic to determine a number of errors in data that is stored in a cache line of a cache memory, and a second error correction logic to receive the data from the first error correction logic if the number of errors is determined to be greater than one and to perform error correction responsive to receipt of the data. The cache memory system can be operated at very low idle power, without dramatically increasing transition latency to and from an idle power state due to loss of state. Other embodiments are described and claimed.

    摘要翻译： 高速缓冲存储器系统使用具有低存储和复杂度开销的多位错误校正码（ECC）。 在一个实施例中，纠错逻辑可以包括：第一纠错逻辑，用于确定存储在高速缓存存储器的高速缓存行中的数据中的错误数;以及第二纠错逻辑，用于从第一纠错逻辑接收数据 如果错误的数量被确定为大于1，并且响应于数据的接收执行错误校正。 高速缓冲存储器系统可以在非常低的空闲功率下操作，而不会由于状态的损失而急剧增加到空闲功率状态的转换等待时间。 描述和要求保护其他实施例。

    PERFORMING MULTI-BIT ERROR CORRECTION ON A CACHE LINE
    39.
    发明申请
    PERFORMING MULTI-BIT ERROR CORRECTION ON A CACHE LINE 有权
    在缓存行上执行多位错误校正

    公开(公告)号：US20100146368A1

    公开(公告)日：2010-06-10

    申请号：US12331255

    申请日：2008-12-09

    申请人： Zeshan A. Chishti ,  Alaa R. Alameldeen ,  Chris Wilkerson ,  Wei Wu ,  Dinesh Somasekhar ,  Muhammad Khellah ,  Shih-Lien Lu

    发明人： Zeshan A. Chishti ,  Alaa R. Alameldeen ,  Chris Wilkerson ,  Wei Wu ,  Dinesh Somasekhar ,  Muhammad Khellah ,  Shih-Lien Lu

    IPC分类号： H03M13/05 ,  G06F11/10

    CPC分类号： H03M13/2921 ,  G06F11/1064 ,  H03M13/1102 ,  H03M13/13 ,  H03M13/15 ,  H03M13/1515 ,  H03M13/2906 ,  H03M13/2918

    摘要： A processor may comprise a cache, which may be divided into a first and second section while the processor operates in a low-power mode. A cache line of the first section may be fragmented into segments. A first encoder may generate first data bits and check bits while encoding a first portion of a data stream and a second encoder may, separately, generate second data bits and check bits while encoding a second portion of the data stream. The first data bits may be stored in a first segment of the first section and the check bits in a first portion of the second section that is associated with the first segment. The first decoder may correct errors in multiple bit positions within the first data bits using the check bits stored in the first portion and the second decoder may, separately, decode the second data bits using the second set of check bits.

    摘要翻译： 处理器可以包括高速缓存，其可以在处理器以低功率模式操作时被分成第一和第二部分。 第一部分的高速缓存行可以被分段成段。 第一编码器可以在对数据流的第一部分进行编码的同时产生第一数据位和校验位，并且第二编码器可以分别在编码数据流的第二部分时生成第二数据位和校验位。 第一数据位可以存储在第一部分的第一部分中，并且与第一部分相关联的第二部分的第一部分中的校验位。 第一解码器可以使用存储在第一部分中的校验位来校正第一数据位中的多位位置中的错误，并且第二解码器可以单独地使用第二组校验位对第二数据位进行解码。

    SYSTEM AND METHOD FOR RESERVATION STATION LOAD DEPENDENCY MATRIX
    40.
    发明申请
    SYSTEM AND METHOD FOR RESERVATION STATION LOAD DEPENDENCY MATRIX 有权
    用于预留站负载依赖矩阵的系统和方法

    公开(公告)号：US20090328057A1

    公开(公告)日：2009-12-31

    申请号：US12164666

    申请日：2008-06-30

    申请人： Sagi LAHAV ,  Guy Patkin ,  Zeev Sperber ,  Herbert Hum ,  Shih-Lien Lu ,  Srikanth T. Srinivasan

    发明人： Sagi LAHAV ,  Guy Patkin ,  Zeev Sperber ,  Herbert Hum ,  Shih-Lien Lu ,  Srikanth T. Srinivasan

    IPC分类号： G06F9/445

    CPC分类号： G06F9/3838 ,  G06F9/3017 ,  G06F9/3834 ,  G06F9/384 ,  G06F9/3859

    摘要： A device and method may fetch an instruction or micro-operation for execution. An indication may be made as to whether the instruction is dependent upon any source values corresponding to a set of previously fetched instructions. A value may be stored corresponding to each source value from which the first instruction depends. An indication may be made for each of the set of sources of the instruction, whether the source depends on a previously loaded value or source, where indicating may include storing a value corresponding to the indication. The instruction may be executed after the stored values associated with the instruction indicate the dependencies are satisfied.

    摘要翻译： 设备和方法可以获取用于执行的指令或微操作。 可以指示该指令是否取决于对应于一组先前获取的指令的任何源值。 可以存储对应于第一指令所依赖的每个源值的值。 可以针对指令的每个源的指示，源是否依赖于先前加载的值或源，其中指示可以包括存储对应于指示的值。 可以在与指令相关联的存储值表示满足依赖性之后执行指令。