公开(公告)号：US08592290B1

公开(公告)日：2013-11-26

申请号：US13545456

申请日：2012-07-10

申请人： Veeraraghavan S. Basker ,  Huiming Bu ,  Kangguo Cheng ,  Balasubramanian S. Haran ,  Nicolas Loubet ,  Shom Ponoth ,  Stefan Schmitz ,  Theodorus E. Standaert ,  Tenko Yamashita

发明人： Veeraraghavan S. Basker ,  Huiming Bu ,  Kangguo Cheng ,  Balasubramanian S. Haran ,  Nicolas Loubet ,  Shom Ponoth ,  Stefan Schmitz ,  Theodorus E. Standaert ,  Tenko Yamashita

IPC分类号： H01L21/20

CPC分类号： H01L29/66795 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/0924 ,  H01L27/1211 ,  H01L29/6681

摘要： A method for making dual-epi FinFETs is described. The method includes adding a first epitaxial material to an array of fins. The method also includes covering at least a first portion of the array of fins using a first masking material and removing the first epitaxial material from an uncovered portion of the array of fins. Adding a second epitaxial material to the fins in the uncovered portion of the array of fins is included in the method. The method also includes covering a second portion of the array of fins using a second masking material and performing a directional etch using the first masking material and the second masking material. Apparatus and computer program products are also described.

摘要翻译： 描述了制造双外延FinFET的方法。 该方法包括将第一外延材料添加到翅片阵列。 该方法还包括使用第一掩蔽材料覆盖翅片阵列的至少第一部分并且从翅片阵列的未覆盖部分移除第一外延材料。 在散热片阵列的未覆盖部分中的翅片上添加第二外延材料包括在该方法中。 该方法还包括使用第二掩模材料覆盖翅片阵列的第二部分，并使用第一掩模材料和第二掩模材料执行定向蚀刻。 还描述了装置和计算机程序产品。

公开(公告)号：US20130173214A1

公开(公告)日：2013-07-04

申请号：US13343186

申请日：2012-01-04

申请人： Tenko Yamashita ,  Huiming Bu ,  Effendi Leobandung ,  Theodorus Eduardus Standaert

发明人： Tenko Yamashita ,  Huiming Bu ,  Effendi Leobandung ,  Theodorus Eduardus Standaert

IPC分类号： G01B7/02 ,  H01L23/58 ,  G06F19/00

CPC分类号： G01B7/023 ,  G01B2210/56 ,  H01L22/12 ,  H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method and test circuit for electrically measuring the critical dimension of a fin of a FinFET is disclosed. The method comprises measuring the resistance of a first gate test structure, measuring the resistance of a second gate test structure, computing a linear equation relating sheet resistance to gate width, computing a Y intercept value of the linear equation to derive an external resistance value, computing a sheet resistance value for the first gate test structure based on the external resistance value, measuring the resistance of a doped fin test structure, and computing a critical dimension of a fin based on the sheet resistance value.

摘要翻译： 公开了一种用于电测量FinFET的鳍的临界尺寸的方法和测试电路。 该方法包括测量第一栅极测试结构的电阻，测量第二栅极测试结构的电阻，计算相关薄层电阻与栅极宽度的线性方程，计算线性方程的Y截距值以导出外部电阻值， 基于外部电阻值计算第一栅极测试结构的薄层电阻值，测量掺杂散热片测试结构的电阻，以及基于薄层电阻值计算散热片的临界尺寸。

公开(公告)号：US20110175164A1

公开(公告)日：2011-07-21

申请号：US12689346

申请日：2010-01-19

申请人： Stephen W. Bedell ,  Huiming Bu ,  Kangguo Cheng ,  Bruce B. Doris ,  Johnathan E. Faltermeier ,  Ali Khakifirooz ,  Devendra K. Sadana ,  Chun-chen Yeh

发明人： Stephen W. Bedell ,  Huiming Bu ,  Kangguo Cheng ,  Bruce B. Doris ,  Johnathan E. Faltermeier ,  Ali Khakifirooz ,  Devendra K. Sadana ,  Chun-chen Yeh

IPC分类号： H01L27/12 ,  H01L21/86

CPC分类号： H01L21/823807 ,  H01L21/823814 ,  H01L27/0207 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/78 ,  H01L29/7843 ,  H01L29/7848

摘要： A semiconductor device and method for fabricating a semiconductor device include providing a strained semiconductor layer having a first strained axis, forming an active region within a surface of the strained semiconductor layer where the active region has a longitudinal axis along the strained axis and forming gate structures over the active region. Raised source/drain regions are formed on the active regions above and over the surface of the strained semiconductor layer and adjacent to the gate structures to form transistor devices.

摘要翻译： 一种用于制造半导体器件的半导体器件和方法包括提供具有第一应变轴的应变半导体层，在应变半导体层的表面内形成有源区，其中有源区具有沿应变轴的纵向轴线并形成栅极结构 在活跃地区。 在应变半导体层的表面上方和与栅极结构相邻的有源区上形成升高的源/漏区，以形成晶体管器件。

公开(公告)号：US20110127637A1

公开(公告)日：2011-06-02

申请号：US12627747

申请日：2009-11-30

申请人： Satya N. Chakravarti ,  Dechao Guo ,  Huiming Bu ,  Keith Kwong Hon Wong

发明人： Satya N. Chakravarti ,  Dechao Guo ,  Huiming Bu ,  Keith Kwong Hon Wong

IPC分类号： H01L23/525 ,  H01L21/768

CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

摘要： Techniques for incorporating nanotechnology into electronic fuse (e-fuse) designs are provided. In one aspect, an e-fuse structure is provided. The e-fuse structure includes a first electrode; a dielectric layer on the first electrode having a plurality of nanochannels therein; an array of metal silicide nanopillars that fill the nanochannels in the dielectric layer, each nanopillar in the array serving as an e-fuse element; and a second electrode in contact with the array of metal silicide nanopillars opposite the first electrode. Methods for fabricating the e-fuse structure are also provided as are semiconductor devices incorporating the e-fuse structure.

摘要翻译： 提供了将纳米技术纳入电子保险丝（e-fuse）设计的技术。 一方面，提供了一种电熔丝结构。 电熔丝结构包括第一电极; 第一电极上的介电层，其中具有多个纳米通道; 金属硅化物纳米柱阵列，其填充介电层中的纳米通道，阵列中的每个纳米柱用作电熔丝元件; 以及与第一电极相对的金属硅化物纳米柱阵列接触的第二电极。 还提供了用于制造电熔丝结构的方法，其中还包括结合电熔丝结构的半导体器件。

公开(公告)号：US08933515B2

公开(公告)日：2015-01-13

申请号：US13531175

申请日：2012-06-22

申请人： Stephen W. Bedell ,  Huiming Bu ,  Kangguo Cheng ,  Bruce B. Doris ,  Johnathan E. Faltermeier ,  Ali Khakifirooz ,  Devendra K. Sadana ,  Chun-Chen Yeh

发明人： Stephen W. Bedell ,  Huiming Bu ,  Kangguo Cheng ,  Bruce B. Doris ,  Johnathan E. Faltermeier ,  Ali Khakifirooz ,  Devendra K. Sadana ,  Chun-Chen Yeh

IPC分类号： H01L27/088 ,  H01L21/8238 ,  H01L27/02 ,  H01L29/66 ,  H01L29/78

CPC分类号： H01L21/823807 ,  H01L21/823814 ,  H01L27/0207 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/78 ,  H01L29/7843 ,  H01L29/7848

摘要： A semiconductor device and method for fabricating a semiconductor device include providing a strained semiconductor layer having a first strained axis, forming an active region within a surface of the strained semiconductor layer where the active region has a longitudinal axis along the strained axis and forming gate structures over the active region. Raised source/drain regions are formed on the active regions above and over the surface of the strained semiconductor layer and adjacent to the gate structures to form transistor devices.

摘要翻译： 一种用于制造半导体器件的半导体器件和方法包括提供具有第一应变轴的应变半导体层，在应变半导体层的表面内形成有源区，其中有源区具有沿应变轴的纵向轴线并形成栅极结构 在活跃地区。 在应变半导体层的表面上方和与栅极结构相邻的有源区上形成升高的源/漏区，以形成晶体管器件。

公开(公告)号：US08569152B1

公开(公告)日：2013-10-29

申请号：US13487413

申请日：2012-06-04

申请人： Veeraraghavan S. Basker ,  Huiming Bu ,  Kangguo Cheng ,  Balasubramanian S. Haran ,  Nicolas Loubet ,  Shom Ponoth ,  Stefan Schmitz ,  Theodorus E Standaert ,  Tenko Yamashita

发明人： Veeraraghavan S. Basker ,  Huiming Bu ,  Kangguo Cheng ,  Balasubramanian S. Haran ,  Nicolas Loubet ,  Shom Ponoth ,  Stefan Schmitz ,  Theodorus E Standaert ,  Tenko Yamashita

IPC分类号： H01L21/20

CPC分类号： H01L29/66795 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/0924 ,  H01L27/1211 ,  H01L29/6681

摘要： A method for making dual-epi FinFETs is described. The method includes adding a first epitaxial material to an array of fins. The method also includes covering at least a first portion of the array of fins using a first masking material and removing the first epitaxial material from an uncovered portion of the array of fins. Adding a second epitaxial material to the fins in the uncovered portion of the array of fins is included in the method. The method also includes covering a second portion of the array of fins using a second masking material and performing a directional etch using the first masking material and the second masking material. Apparatus and computer program products are also described.

摘要翻译： 描述了制造双外延FinFET的方法。 该方法包括将第一外延材料添加到翅片阵列。 该方法还包括使用第一掩蔽材料覆盖翅片阵列的至少第一部分并且从翅片阵列的未覆盖部分移除第一外延材料。 在散热片阵列的未覆盖部分中的翅片上添加第二外延材料包括在该方法中。 该方法还包括使用第二掩模材料覆盖翅片阵列的第二部分，并使用第一掩模材料和第二掩模材料执行定向蚀刻。 还描述了装置和计算机程序产品。

公开(公告)号：US20130161744A1

公开(公告)日：2013-06-27

申请号：US13337874

申请日：2011-12-27

申请人： Veeraraghavan S. BASKER ,  Andres Bryant ,  Huiming Bu ,  Wilfried Haensch ,  Effendi Leobandung ,  Chung-Hsun Lin ,  Theodorus E. Standaert ,  Tenko Yamashita ,  Chun-chen Yeh

发明人： Veeraraghavan S. BASKER ,  Andres Bryant ,  Huiming Bu ,  Wilfried Haensch ,  Effendi Leobandung ,  Chung-Hsun Lin ,  Theodorus E. Standaert ,  Tenko Yamashita ,  Chun-chen Yeh

IPC分类号： H01L27/12 ,  H01L29/78 ,  H01L21/336

CPC分类号： H01L29/41791 ,  H01L29/66795

摘要： A finFET device is provided. The finFET device includes a BOX layer, fin structures located over the BOX layer, a gate stack located over the fin structures, gate spacers located on vertical sidewalls of the gate stack, an epi layer covering the fin structures, source and drain regions located in the semiconductor layers of the fin structures, and silicide regions abutting the source and drain regions. The fin structures each comprise a semiconductor layer and extend in a first direction, and the gate stack extends in a second direction that is perpendicular. The gate stack comprises a high-K dielectric layer and a metal gate, and the epi layer merges the fin structures together. The silicide regions each include a vertical portion located on the vertical sidewall of the source or drain region.

摘要翻译： 提供了finFET器件。 finFET器件包括BOX层，位于BOX层上方的翅片结构，位于鳍结构上方的栅极堆叠，位于栅叠层的垂直侧壁上的栅极隔离物，覆盖翅片结构的外延层，位于 翅片结构的半导体层和邻接源极和漏极区域的硅化物区域。 翅片结构各自包括半导体层并沿第一方向延伸，并且栅极堆叠沿垂直的第二方向延伸。 栅极堆叠包括高K电介质层和金属栅极，并且外延层将鳍结构融合在一起。 硅化物区域各自包括位于源极或漏极区域的垂直侧壁上的垂直部分。

公开(公告)号：US08258037B2

公开(公告)日：2012-09-04

申请号：US12548298

申请日：2009-08-26

申请人： Satya N. Chakravarti ,  Dechao Guo ,  Huiming Bu ,  Keith Kwong Hon Wong

发明人： Satya N. Chakravarti ,  Dechao Guo ,  Huiming Bu ,  Keith Kwong Hon Wong

IPC分类号： H01L21/20

CPC分类号： B82Y10/00 ,  H01L21/8221 ,  H01L23/5223 ,  H01L27/0688 ,  H01L28/92 ,  H01L2924/0002 ,  H01L2924/00

摘要： Techniques for incorporating nanotechnology into decoupling capacitor designs are provided. In one aspect, a decoupling capacitor is provided. The decoupling capacitor comprises a first electrode; an intermediate layer adjacent to the first electrode having a plurality of nanochannels therein; a conformal dielectric layer formed over the intermediate layer and lining the nanochannels; and a second electrode at least a portion of which is formed from an array of nanopillars that fill the nanochannels in the intermediate layer. Methods for fabricating the decoupling capacitor are also provided, as are semiconductor devices incorporating the decoupling capacitor design.

摘要翻译： 提供了将纳米技术纳入去耦电容器设计的技术。 在一个方面，提供去耦电容器。 去耦电容器包括第一电极; 与第一电极相邻的中间层，其中具有多个纳米通道; 在中间层上形成并衬在纳米通道上的保形介电层; 以及第二电极，其至少一部分由填充中间层中的纳米通道的纳米柱阵列形成。 还提供了用于制造去耦电容器的方法，以及包含去耦电容器设计的半导体器件。

公开(公告)号：US20120193712A1

公开(公告)日：2012-08-02

申请号：US13015123

申请日：2011-01-27

申请人： Andres Bryant ,  Huiming Bu ,  Dechao Guo ,  Wilfried E. Haensch ,  Chun-Chen Yeh

发明人： Andres Bryant ,  Huiming Bu ,  Dechao Guo ,  Wilfried E. Haensch ,  Chun-Chen Yeh

IPC分类号： H01L29/786 ,  H01L21/28

CPC分类号： H01L29/41791 ,  H01L21/28518 ,  H01L21/76895 ,  H01L29/66795 ,  H01L29/7843 ,  H01L29/785

摘要： A semiconductor device which includes fins of a semiconductor material formed on a semiconductor substrate and then a gate electrode formed over and in contact with the fins. An insulator layer is deposited over the gate electrode and the fins. A trench opening is then etched in the insulator layer. The trench opening exposes the fins and extends between the fins. The fins are then silicided through the trench opening. Then, the trench opening is filled with a metal in contact with the silicided fins to form a local interconnect connecting the fins.

摘要翻译： 一种半导体器件，其包括在半导体衬底上形成的半导体材料的散热片，然后形成在鳍片上并与翅片接触的栅电极。 绝缘体层沉积在栅电极和鳍片上。 然后在绝缘体层中蚀刻沟槽开口。 沟槽开口暴露翅片并在翅片之间延伸。 然后将鳍片通过沟槽开口硅化。 然后，沟槽开口填充有与硅化物翅片接触的金属，以形成连接翅片的局部互连。

公开(公告)号：US08097520B2

公开(公告)日：2012-01-17

申请号：US12543544

申请日：2009-08-19

申请人： Huiming Bu ,  Satya N. Chakravarti ,  Dechao Guo ,  Keith Kwong Hon Wong

发明人： Huiming Bu ,  Satya N. Chakravarti ,  Dechao Guo ,  Keith Kwong Hon Wong

IPC分类号： H01L27/02

CPC分类号： H01L28/20 ,  H01L27/0629 ,  H01L28/24

摘要： A passive device structure includes an unpatterned metal gate layer formed in a passive device region of a semiconductor device; an insulator layer formed upon the unpatterned metal gate layer; a semiconductor layer formed upon the insulator layer; and one or more metal contact regions formed in the semiconductor layer; wherein the insulator layer prevents the metal gate layer as serving as a leakage current path for current flowing through a passive device defined by the semiconductor layer and the one or more metal contact regions.

摘要翻译： 无源器件结构包括形成在半导体器件的无源器件区域中的未图案化的金属栅极层; 形成在未图案化的金属栅极层上的绝缘体层; 形成在所述绝缘体层上的半导体层; 以及形成在所述半导体层中的一个或多个金属接触区域; 其中所述绝缘体层防止所述金属栅极层用作流过由所述半导体层和所述一个或多个金属接触区限定的无源器件的电流的漏电流路径。