公开(公告)号：US07402856B2

公开(公告)日：2008-07-22

申请号：US11299102

申请日：2005-12-09

申请人： Justin K. Brask ,  Jack T. Kavalieros ,  Brian S. Doyle ,  Robert S. Chau

发明人： Justin K. Brask ,  Jack T. Kavalieros ,  Brian S. Doyle ,  Robert S. Chau

IPC分类号： H01L29/94

CPC分类号： H01L29/7851 ,  H01L29/66795

摘要： A non-planar microelectronic device, a method of fabricating the device, and a system including the device. The non-planar microelectronic device comprises: a substrate body including a substrate base and a fin, the fin defining a device portion at a top region thereof; a gate dielectric layer extending at a predetermined height on two laterally opposing sidewalls of the fin, the predetermined height corresponding to a height of the device portion; a device isolation layer on the substrate body and having a thickness up to a lower limit of the device portion; a gate electrode on the device isolation layer and further extending on the gate dielectric layer; an isolation element extending on the two laterally opposing sidewalls of the fin up to a lower limit of the gate dielectric layer, the isolation element being adapted to reduce any fringe capacitance between the gate electrode and regions of the fin extending below the device portion.

摘要翻译： 非平面微电子器件，制造器件的方法以及包括该器件的系统。 所述非平面微电子器件包括：衬底主体，其包括衬底基座和鳍片，所述鳍片限定其顶部区域处的器件部分; 栅极电介质层，其在所述鳍片的两个横向相对的侧壁上以预定高度延伸，所述预定高度对应于所述器件部分的高度; 在所述衬底主体上的器件隔离层，并且具有至所述器件部分的下限的厚度; 器件隔离层上的栅电极，并进一步在栅介质层上延伸; 隔离元件，其在所述鳍片的两个横向相对的侧壁上延伸到所述栅极电介质层的下限，所述隔离元件适于减小所述栅电极与所述鳍片延伸到所述器件部分下方的区域之间的任何条纹电容。

公开(公告)号：US07915167B2

公开(公告)日：2011-03-29

申请号：US11240440

申请日：2005-09-29

申请人： Marko Radosavljevic ,  Amlan Majumdar ,  Suman Datta ,  Jack Kavalieros ,  Brian S. Doyle ,  Justin K. Brask ,  Robert S. Chau

发明人： Marko Radosavljevic ,  Amlan Majumdar ,  Suman Datta ,  Jack Kavalieros ,  Brian S. Doyle ,  Justin K. Brask ,  Robert S. Chau

IPC分类号： H01L21/302

CPC分类号： H01L29/42392 ,  H01L21/28079 ,  H01L21/28194 ,  H01L29/0673 ,  H01L29/41775 ,  H01L29/495 ,  H01L29/51 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66606 ,  H01L29/66636 ,  H01L29/66742 ,  H01L29/7834 ,  H01L29/78618 ,  H01L29/78696 ,  Y10S438/926 ,  Y10S438/957

摘要： A method for fabricating a field-effect transistor with a gate completely wrapping around a channel region is described. Ion implantation is used to make the oxide beneath the channel region of the transistor more etchable, thereby allowing the oxide to be removed below the channel region. Atomic layer deposition is used to form a gate dielectric and a metal gate entirely around the channel region once the oxide is removed below the channel region.

摘要翻译： 描述了一种制造具有完全围绕通道区域的栅极的场效应晶体管的方法。 离子注入用于使晶体管的沟道区下方的氧化物更易蚀刻，从而允许氧化物在沟道区下方被去除。 一旦氧化物在通道区域下方被去除，原子层沉积被用于在通道区域的整个周围形成栅极电介质和金属栅极。

公开(公告)号：US20090325350A1

公开(公告)日：2009-12-31

申请号：US12114227

申请日：2008-05-02

申请人： Marko Radosavljevic ,  Suman Datta ,  Brian S. Doyle ,  Jack Kavalieros ,  Justin K. Brask ,  Mark L. Doczy ,  Amian Majumdar ,  Robert S. Chau

发明人： Marko Radosavljevic ,  Suman Datta ,  Brian S. Doyle ,  Jack Kavalieros ,  Justin K. Brask ,  Mark L. Doczy ,  Amian Majumdar ,  Robert S. Chau

IPC分类号： H01L21/762 ,  H01L21/336

CPC分类号： H01L29/41791 ,  H01L21/3141 ,  H01L23/485 ,  H01L29/66636 ,  H01L29/7843 ,  H01L29/785 ,  H01L29/78621 ,  H01L29/78681 ,  H01L29/78684 ,  H01L2029/7858 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device comprising a gate electrode formed on a gate dielectric layer formed on a semiconductor film. A pair of source/drain regions are formed adjacent the channel region on opposite sides of the gate electrode. The source and drain regions each comprise a semiconductor portion adjacent to and in contact with the semiconductor channel and a metal portion adjacent to and in contact with the semiconductor portion.

摘要翻译： 一种半导体器件，包括形成在形成在半导体膜上的栅极电介质层上的栅电极。 一对源极/漏极区域形成在栅电极的相对侧上的沟道区域附近。 源极和漏极区域各自包括与半导体沟道相邻并与其接触的半导体部分和与半导体部分相邻并与其接触的金属部分。

公开(公告)号：US20090075445A1

公开(公告)日：2009-03-19

申请号：US12313368

申请日：2008-11-19

申请人： Jack Kavalieros ,  Justin K. Brask ,  Mark L. Doczy ,  Matthew V. Metz ,  Suman Datta ,  Brian S. Doyle ,  Robert S. Chau ,  Everett X. Wang ,  Philippe Matagne ,  Lucian Shifren ,  Been Y. Jin ,  Mark Stettler ,  Martin D. Giles

发明人： Jack Kavalieros ,  Justin K. Brask ,  Mark L. Doczy ,  Matthew V. Metz ,  Suman Datta ,  Brian S. Doyle ,  Robert S. Chau ,  Everett X. Wang ,  Philippe Matagne ,  Lucian Shifren ,  Been Y. Jin ,  Mark Stettler ,  Martin D. Giles

IPC分类号： H01L21/336

CPC分类号： H01L29/1054 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/41783 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848 ,  Y10S438/933

摘要： A transistor may be formed of different layers of silicon germanium, a lowest layer having a graded germanium concentration and upper layers having constant germanium concentrations such that the lowest layer is of the form Si1-xGex. The highest layer may be of the form Si1-yGey on the PMOS side. A source and drain may be formed of epitaxial silicon germanium of the form Si1-zGez on the PMOS side. In some embodiments, x is greater than y and z is greater than x in the PMOS device. Thus, a PMOS device may be formed with both uniaxial compressive stress in the channel direction and in-plane biaxial compressive stress. This combination of stress may result in higher mobility and increased device performance in some cases.

摘要翻译： 晶体管可以由不同的硅锗层形成，具有梯度锗浓度的最低层和具有恒定锗浓度的上层，使得最底层具有Si1-xGex形式。 最高层可以是PMOS侧的Si1-yGey形式。 源极和漏极可以由PMOS侧的Si1-zGez形式的外延硅锗形成。 在一些实施例中，在PMOS器件中，x大于y且z大于x。 因此，PMOS器件可以在沟道方向上具有单轴压应力和面内双轴压应力。 在某些情况下，这种压力的组合可能导致更高的移动性和增加的设备性能。

公开(公告)号：US20110180851A1

公开(公告)日：2011-07-28

申请号：US13038190

申请日：2011-03-01

申请人： Brian S. Doyle ,  Been-Yih Jin ,  Jack T. Kavalieros ,  Suman Datta ,  Justin K. Brask ,  Robert S. Chau

发明人： Brian S. Doyle ,  Been-Yih Jin ,  Jack T. Kavalieros ,  Suman Datta ,  Justin K. Brask ,  Robert S. Chau

IPC分类号： H01L29/772

CPC分类号： H01L21/845 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/823878 ,  H01L27/1211 ,  H01L29/0673 ,  H01L29/068 ,  H01L29/1054 ,  H01L29/66439 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/785

摘要： Described herein are a device utilizing a gate electrode material with a single work function for both the pMOS and nMOS transistors where the magnitude of the transistor threshold voltages is modified by semiconductor band engineering and article made thereby. Further described herein are methods of fabricating a device formed of complementary (pMOS and nMOS) transistors having semiconductor channel regions which have been band gap engineered to achieve a low threshold voltage.

摘要翻译： 这里描述了利用具有单功函数的栅电极材料的器件，用于pMOS和nMOS晶体管，其中晶体管阈值电压的幅度由半导体带工程和由此制成的制品修改。 本文进一步描述的是制造由互补（pMOS和nMOS）晶体管形成的器件的方法，该晶体管具有被设计成能够实现低阈值电压的带隙的半导体沟道区。

公开(公告)号：US20110156145A1

公开(公告)日：2011-06-30

申请号：US13042973

申请日：2011-03-08

申请人： Marko Radosavljevic ,  Amlan Majumdar ,  Suman Datta ,  Jack Kavalieros ,  Brian S. Doyle ,  Justin K. Brask ,  Robert S. Chau

发明人： Marko Radosavljevic ,  Amlan Majumdar ,  Suman Datta ,  Jack Kavalieros ,  Brian S. Doyle ,  Justin K. Brask ,  Robert S. Chau

IPC分类号： H01L29/78

CPC分类号： H01L29/42392 ,  H01L21/28079 ,  H01L21/28194 ,  H01L29/0673 ,  H01L29/41775 ,  H01L29/495 ,  H01L29/51 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66606 ,  H01L29/66636 ,  H01L29/66742 ,  H01L29/7834 ,  H01L29/78618 ,  H01L29/78696 ,  Y10S438/926 ,  Y10S438/957

摘要： A method for fabricating a field-effect transistor with a gate completely wrapping around a channel region is described. Ion implantation is used to make the oxide beneath the channel region of the transistor more etchable, thereby allowing the oxide to be removed below the channel region. Atomic layer deposition is used to form a gate dielectric and a metal gate entirely around the channel region once the oxide is removed below the channel region.

摘要翻译： 描述了一种制造具有完全围绕通道区域的栅极的场效应晶体管的方法。 离子注入用于使晶体管的沟道区下方的氧化物更易蚀刻，从而允许在沟道区下方除去氧化物。 一旦氧化物在通道区域下方被去除，原子层沉积被用于在通道区域的整个周围形成栅极电介质和金属栅极。

公开(公告)号：US20110115028A1

公开(公告)日：2011-05-19

申请号：US13013942

申请日：2011-01-26

申请人： Suman Datta ,  Jack Kavalieros ,  Mark L. Doczy ,  Matthew V. Metz ,  Justin K. Brask ,  Robert S. Chau ,  Brian S. Doyle

发明人： Suman Datta ,  Jack Kavalieros ,  Mark L. Doczy ,  Matthew V. Metz ,  Justin K. Brask ,  Robert S. Chau ,  Brian S. Doyle

IPC分类号： H01L27/092

CPC分类号： H01L21/28079 ,  H01L21/26586 ,  H01L21/28088 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/823807 ,  H01L21/823842 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7845

摘要： In a metal gate replacement process, strain may be selectively induced in the channels of NMOS and PMOS transistors. For example, a material having a higher coefficient of thermal expansion than the substrate may be used to form the gate electrodes of PMOS transistors. A material with a lower coefficient of thermal expansion than that of the substrate may be used to form the gate electrodes of NMOS transistors.

摘要翻译： 在金属栅极替换工艺中，可以在NMOS和PMOS晶体管的沟道中选择性地诱发应变。 例如，可以使用具有比衬底更高的热膨胀系数的材料来形成PMOS晶体管的栅电极。 可以使用具有比基板的热膨胀系数更低的热膨胀系数的材料来形成NMOS晶体管的栅电极。

公开(公告)号：US07501336B2

公开(公告)日：2009-03-10

申请号：US11158621

申请日：2005-06-21

申请人： Brian S. Doyle ,  Jack Kavalieros ,  Justin K. Brask ,  Matthew V. Mertz ,  Mark L. Doczy ,  Suman Datta ,  Robert S. Chau

发明人： Brian S. Doyle ,  Jack Kavalieros ,  Justin K. Brask ,  Matthew V. Mertz ,  Mark L. Doczy ,  Suman Datta ,  Robert S. Chau

IPC分类号： H01L21/3205 ,  H01L21/4763

CPC分类号： H01L29/4983 ,  H01L21/26513 ,  H01L21/2652 ,  H01L21/28247 ,  H01L29/513 ,  H01L29/517 ,  H01L29/6656 ,  H01L29/66628

摘要： Embodiments of the invention provide a device with a metal gate, a high-k gate dielectric layer and reduced oxidation of a substrate beneath the high-k gate dielectric layer. An oxygen barrier, or capping, layer on the high-k gate dielectric layer and metal gate may prevent such oxidation during processes such as spacer formation and annealing of ion implanted regions.

摘要翻译： 本发明的实施例提供一种具有金属栅极，高k栅极电介质层和在高k栅极电介质层下面的衬底的氧化减少的器件。 在高k栅极电介质层和金属栅极上的氧阻挡层或覆盖层可以在诸如离子注入区域的间隔物形成和退火的过程期间防止这种氧化。

公开(公告)号：US07329913B2

公开(公告)日：2008-02-12

申请号：US11023881

申请日：2004-12-27

申请人： Justin K. Brask ,  Brian S. Doyle ,  Mark L. Doczy ,  Robert S. Chau

发明人： Justin K. Brask ,  Brian S. Doyle ,  Mark L. Doczy ,  Robert S. Chau

IPC分类号： H01L31/112 ,  H01L29/80

CPC分类号： H01L29/785 ,  H01L21/823821 ,  H01L21/823828 ,  H01L21/845 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/4908 ,  H01L29/66545 ,  H01L29/66795

摘要： A semiconductor device comprising a semiconductor body having a top surface and a first and second laterally opposite sidewalls as formed on an insulating substrate. A gate dielectric is formed on the top surface of the semiconductor body and on the first and second laterally opposite sidewalls of the semiconductor body. A gate electrode is then formed on the gate dielectric on the top surface of the semiconductor body and adjacent to the gate dielectric on the first and second laterally opposite sidewalls of the semiconductor body. The gate electrode comprises a metal film formed directly adjacent to the gate dielectric layer. A pair of source and drain regions are uniformed in the semiconductor body on opposite sides of the gate electrode.

摘要翻译： 一种半导体器件，包括半导体本体，该半导体本体具有形成在绝缘衬底上的顶表面和第一和第二横向相对的侧壁。 在半导体本体的顶表面和半导体本体的第一和第二横向相对的侧壁上形成栅极电介质。 然后在半导体主体的顶表面上的栅电介质上形成栅电极，并且与半导体本体的第一和第二横向相对的侧壁上的栅电介质相邻。 栅电极包括直接与栅介电层相邻形成的金属膜。 一对源极和漏极区域在栅电极的相对侧的半导体本体中是均匀的。

公开(公告)号：US07160779B2

公开(公告)日：2007-01-09

申请号：US11064648

申请日：2005-02-23

申请人： Mark L. Doczy ,  Jack Kavalieros ,  Justin K. Brask ,  Matthew V. Metz ,  Suman Datta ,  Brian S. Doyle ,  Robert S. Chau

发明人： Mark L. Doczy ,  Jack Kavalieros ,  Justin K. Brask ,  Matthew V. Metz ,  Suman Datta ,  Brian S. Doyle ,  Robert S. Chau

IPC分类号： H01L21/336

CPC分类号： H01L21/02244 ,  H01L21/02175 ,  H01L21/28194 ,  H01L21/28229 ,  H01L21/31683 ,  H01L21/31691 ,  H01L29/495 ,  H01L29/513 ,  H01L29/517 ,  H01L29/78

摘要： A method for making a semiconductor device is described. That method comprises forming a high-k gate dielectric layer that contacts a metal oxide layer. The metal oxide layer is generated by forming a metal layer, then oxidizing the metal layer.

摘要翻译： 描述制造半导体器件的方法。 该方法包括形成接触金属氧化物层的高k栅介质层。 金属氧化物层通过形成金属层，然后氧化金属层而产生。