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    Efficient storage of meta-bits within a system memory
    32.
    发明授权
    Efficient storage of meta-bits within a system memory 有权
    元位在系统存储器内的高效存储

    公开(公告)号：US08775904B2

    公开(公告)日：2014-07-08

    申请号：US13313364

    申请日：2011-12-07

    申请人： John S. Dodson ,  Benjiman L. Goodman ,  Steven J. Hnatko ,  Kenneth L. Wright

    发明人： John S. Dodson ,  Benjiman L. Goodman ,  Steven J. Hnatko ,  Kenneth L. Wright

    IPC分类号： G11C29/42 ,  G06F11/10 ,  G11C29/54 ,  G11C29/04

    CPC分类号： G06F11/1076 ,  G06F11/1064 ,  G06F12/0815 ,  G06F12/0895 ,  G11C2029/0411

    摘要： Mechanisms are provided for efficient storage of meta-bits within a system memory. The mechanisms combine an L/G bit and an SUE bit to form meta-bits. The mechanisms then determine the local/global state of a cache line on the first cycle of data. The mechanisms forward the data to the requesting cache, and the requesting cache may reissue the request globally based on the local/global state of the cache line. The mechanisms then determine the special uncorrectable error state of the cache line on the second or subsequent cycle of data. The mechanisms perform error processing regardless of whether the request was reissued globally.

    摘要翻译： 提供了用于在系统存储器内有效存储元位的机制。 这些机制将L / G位和SUE位组合以形成元位。 机制然后在第一个数据周期上确定高速缓存行的本地/全局状态。 这些机制将数据转发到请求的高速缓存，并且请求高速缓存可以基于高速缓存行的本地/全局状态全局重新发出请求。 这些机制然后在数据的第二个或随后的周期中确定高速缓存行的特殊的不可校正错误状态。 机制执行错误处理，而不管请求是否在全球重新发布。

    THREE DIMENSIONAL(3D) MEMORY DEVICE SPARING
    33.
    发明申请
    THREE DIMENSIONAL(3D) MEMORY DEVICE SPARING 有权
    三维（3D）存储器件分配

    公开(公告)号：US20130339821A1

    公开(公告)日：2013-12-19

    申请号：US13523195

    申请日：2012-06-14

    申请人： Edgar R. Cordero ,  Anil B. Lingambudi ,  Saravanan Sethuraman ,  Kenneth L. Wright

    发明人： Edgar R. Cordero ,  Anil B. Lingambudi ,  Saravanan Sethuraman ,  Kenneth L. Wright

    IPC分类号： H03M13/05 ,  G06F11/10

    CPC分类号： G11C29/4401 ,  G06F11/1048 ,  G06F11/1072 ,  G06F11/1666 ,  G06F11/20 ,  G11C7/24 ,  G11C29/70 ,  G11C29/83 ,  G11C2029/0411 ,  H03M13/05

    摘要： According to one embodiment of the present invention, a method for bank sparing in a 3D memory device that includes detecting, by a memory controller, a first error in the 3D memory device and detecting a second error in a first element in a first rank of the 3D memory device, wherein the first element in the first rank has an associated first chip select. The method also includes sending a command to the 3D memory device to set mode registers in a master logic portion of the 3D memory device that enable a second element to receive communications directed to the first element and wherein the second element is in a second rank of the 3D memory device, wherein the first element and second element are each either a bank or a bank group that comprise a plurality of chips.

    摘要翻译： 根据本发明的一个实施例，一种用于在三维存储器件中进行库保存的方法，该方法包括由存储器控制器检测3D存储器件中的第一个误差并检测第一个等级的第一个元件中的第二个误差 3D存储器件，其中第一级中的第一元件具有相关联的第一片选。 该方法还包括向3D存储器设备发送命令以设置3D存储器件的主逻辑部分中的模式寄存器，其使得第二元件能够接收指向第一元件的通信，并且其中第二元件处于第二等级 3D存储器件，其中第一元件和第二元件各自是包括多个芯片的存储体或存储体组。

    HOST-SIDE SUPPORT OF DYNAMICALLY CHANGING FREQUENCY IN MEMORY SYSTEMS
    34.
    发明申请
    HOST-SIDE SUPPORT OF DYNAMICALLY CHANGING FREQUENCY IN MEMORY SYSTEMS 审中-公开
    内存系统动态更改频率的主机支持

    公开(公告)号：US20130262791A1

    公开(公告)日：2013-10-03

    申请号：US13430807

    申请日：2012-03-27

    申请人： Joab D. Henderson ,  Ryan J. Pennington ,  Anuwat Saetow ,  Robert B. Tremaine ,  Kenneth L. Wright

    发明人： Joab D. Henderson ,  Ryan J. Pennington ,  Anuwat Saetow ,  Robert B. Tremaine ,  Kenneth L. Wright

    IPC分类号： G06F12/00

    CPC分类号： G11C29/023 ,  G06F1/324 ,  G06F1/3275 ,  G06F13/1689 ,  G11C29/028 ,  Y02D10/126 ,  Y02D10/14

    摘要： An embodiment is a method for operating a memory system, the method including storing initial calibration values for each of a first frequency and second frequency for a memory device, performing a periodic calibration to determine a calibration update value for operation of the memory device at the first frequency, combining the calibration update value with the initial calibration value for the first frequency to provide an updated calibration for operation of the memory device at an operating frequency of the first frequency and receiving a frequency change request at a memory controller associated with the memory device. The method further includes blocking traffic to the memory device, adjusting operating frequency to the second frequency while the memory device remains powered, combining the calibration update value with the initial calibration value for the second frequency for operation at the second frequency and enabling traffic to the memory device.

    摘要翻译： 一个实施例是用于操作存储器系统的方法，该方法包括存储用于存储器件的第一频率和第二频率中的每一个的初始校准值，执行周期性校准以确定用于在存储器装置的操作的校准更新值 将所述校准更新值与所述第一频率的初始校准值组合，以提供用于在所述第一频率的操作频率下操作所述存储器件的更新校准，并且在与所述存储器相关联的存储器控​​制器处接收频率改变请求 设备。 该方法还包括阻止对存储器件的流量，在存储器件保持通电的同时将操作频率调整到第二频率，将校准更新值与用于第二频率的第二频率的初始校准值相组合，并使流量达到 存储设备。

    Method for cache correction using functional tests translated to fuse repair
    36.
    发明授权
    Method for cache correction using functional tests translated to fuse repair 失效
    使用功能测试翻译保险丝修复的缓存校正方法

    公开(公告)号：US07770067B2

    公开(公告)日：2010-08-03

    申请号：US12325272

    申请日：2008-12-01

    申请人： Walter R. Lockwood ,  Ryan J. Pennington ,  Hugh Shen ,  Kenneth L. Wright

    发明人： Walter R. Lockwood ,  Ryan J. Pennington ,  Hugh Shen ,  Kenneth L. Wright

    IPC分类号： G06F11/00

    CPC分类号： G06F11/2236

    摘要： A method of correcting defects in a storage array of a microprocessor, such as a cache memory, by operating the microprocessor to carry out a functional test procedure which utilizes cache memory, collecting fault data in a trace array during the functional test procedure, identifying a location of the defect in the cache memory using the fault data, and repairing the defect by setting a fuse to reroute access requests for the location to a redundant array. The fault data may include an error syndrome and a failing address. The functional test procedure creates random cache access sequences that cause varying loads of traffic in the cache memory using a test pattern based on a random seed. The functional test procedure may be carried out after completion of a nonfunctional, built-in self test of the microprocessor which sets some of the fuses.

    摘要翻译： 一种通过操作微处理器来执行利用高速缓冲存储器的功能测试程序来校正诸如高速缓存存储器的微处理器的存储阵列中的缺陷的方法，在功能测试程序期间收集跟踪阵列中的故障数据， 使用故障数据在高速缓冲存储器中定位缺陷，以及通过设置保险丝将该位置的访问请求重新路由到冗余阵列来修复缺陷。 故障数据可能包括错误综合征和故障地址。 功能测试过程创建随机高速缓存访​​问序列，其使用基于随机种子的测试模式在高速缓冲存储器中引起变化的流量负载。 功能测试程序可以在完成设置一些保险丝的微处理器的非功能性内置自检之后完成。

    Three dimensional(3D) memory device sparing
    37.
    发明授权
    Three dimensional(3D) memory device sparing 有权
    三维（3D）存储设备备用

    公开(公告)号：US08874979B2

    公开(公告)日：2014-10-28

    申请号：US13523195

    申请日：2012-06-14

    申请人： Edgar R. Cordero ,  Anil B. Lingambudi ,  Saravanan Sethuraman ,  Kenneth L. Wright

    发明人： Edgar R. Cordero ,  Anil B. Lingambudi ,  Saravanan Sethuraman ,  Kenneth L. Wright

    IPC分类号： G11C29/00 ,  G11C29/44 ,  G06F11/10 ,  H03M13/05

    CPC分类号： G11C29/4401 ,  G06F11/1048 ,  G06F11/1072 ,  G06F11/1666 ,  G06F11/20 ,  G11C7/24 ,  G11C29/70 ,  G11C29/83 ,  G11C2029/0411 ,  H03M13/05

    摘要： According to one embodiment of the present invention, a method for bank sparing in a 3D memory device that includes detecting, by a memory controller, a first error in the 3D memory device and detecting a second error in a first element in a first rank of the 3D memory device, wherein the first element in the first rank has an associated first chip select. The method also includes sending a command to the 3D memory device to set mode registers in a master logic portion of the 3D memory device that enable a second element to receive communications directed to the first element and wherein the second element is in a second rank of the 3D memory device, wherein the first element and second element are each either a bank or a bank group that comprise a plurality of chips.

    摘要翻译： 根据本发明的一个实施例，一种用于在三维存储器件中进行库保存的方法，该方法包括由存储器控制器检测3D存储器件中的第一个误差并检测第一个等级的第一个元件中的第二个误差 3D存储器件，其中第一级中的第一元件具有相关联的第一片选。 该方法还包括向3D存储器设备发送命令以设置3D存储器件的主逻辑部分中的模式寄存器，其使得第二元件能够接收指向第一元件的通信，并且其中第二元件处于第二等级 3D存储器件，其中第一元件和第二元件各自是包括多个芯片的存储体或存储体组。

    THREE DIMENSIONAL (3D) MEMORY DEVICE SPARING
    38.
    发明申请
    THREE DIMENSIONAL (3D) MEMORY DEVICE SPARING 有权
    三维（3D）存储器件分配

    公开(公告)号：US20130339820A1

    公开(公告)日：2013-12-19

    申请号：US13523091

    申请日：2012-06-14

    申请人： Edgar R. Cordero ,  Anil B. Lingambudi ,  Saravanan Sethuraman ,  Kenneth L. Wright

    发明人： Edgar R. Cordero ,  Anil B. Lingambudi ,  Saravanan Sethuraman ,  Kenneth L. Wright

    IPC分类号： H03M13/05 ,  G06F11/10

    CPC分类号： G06F11/1072 ,  G06F11/1048 ,  G11C5/04 ,  G11C11/40 ,  G11C29/4401 ,  G11C29/886 ,  G11C2029/0409 ,  H03M13/05

    摘要： According to one embodiment of the present invention, a method for operating a three dimensional (“3D”) memory device includes detecting, by a memory controller, a first error on the 3D memory device and detecting, by the memory controller, a second error in a first chip in a first rank of the 3D memory device, wherein the first chip has an associated first chip select. The method also includes powering up a second chip in a second rank, sending a command from the memory controller to the 3D memory device to replace the first chip in the first chip select with the second chip and correcting the first error using an error control code.

    摘要翻译： 根据本发明的一个实施例，一种用于操作三维（“3D”）存储器件的方法包括由存储器控制器检测3D存储器件上的第一个错误，并由存储器控制器检测第二个错误 在3D存储器件的第一级中的第一芯片中，其中第一芯片具有相关的第一芯片选择。 该方法还包括对第二级别的第二芯片供电，从存储器控制器向3D存储器件发送命令以将第一芯片中的第一芯片替换为第二芯片，并使用错误控制代码校正第一错误 。

    SYNCHRONIZED COMMAND THROTTLING FOR MULTI-CHANNEL DUTY-CYCLE BASED MEMORY POWER MANAGEMENT
    39.
    发明申请
    SYNCHRONIZED COMMAND THROTTLING FOR MULTI-CHANNEL DUTY-CYCLE BASED MEMORY POWER MANAGEMENT 失效
    基于多通道占空比的存储器电源管理的同步指令脉宽调制

    公开(公告)号：US20130151867A1

    公开(公告)日：2013-06-13

    申请号：US13314379

    申请日：2011-12-08

    申请人： John S. Dodson ,  Karthick Rajamani ,  Eric E. Retter ,  Kenneth L. Wright

    发明人： John S. Dodson ,  Karthick Rajamani ,  Eric E. Retter ,  Kenneth L. Wright

    IPC分类号： G06F1/26 ,  G06F12/00

    CPC分类号： G06F3/0644 ,  G06F1/32 ,  G06F1/3206 ,  G06F1/3275 ,  G06F13/16 ,  G11C5/147 ,  G11C11/4074 ,  Y02D10/14

    摘要： A technique for memory command throttling in a partitioned memory subsystem includes accepting, by a master memory controller included in multiple memory controllers, a synchronization command. The synchronization command includes command data that includes an associated synchronization indication (e.g., a synchronization bit or bits) for each of the multiple memory controllers and each of the multiple memory controllers controls a respective partition of the partitioned memory subsystem. In response to receiving the synchronization command, the master memory controller forwards the synchronization command to the multiple memory controllers. In response to receiving the forwarded synchronization command each of the multiple memory controllers de-asserts an associated status bit. In response to receiving the forwarded synchronization command, each of the multiple memory controllers determines whether the associated synchronization indication is asserted. Each of the multiple memory controllers with the asserted associated synchronization indication then transmits the forwarded synchronization command to associated power control logic.

    摘要翻译： 在分区存储器子系统中用于存储器命令调节的技术包括由包含在多个存储器控制器中的主存储器控制器接受同步命令。 同步命令包括命令数据，其包括用于多个存储器控制器中的每一个的相关联的同步指示（例如，同步位或位），并且多个存储器控制器中的每一个控制分区存储器子系统的相应分区。 响应于接收到同步命令，主存储器控制器将同步命令转发到多个存储器控制器。 响应于接收到转发的同步命令，多个存储器控制器中的每个存储器控制器断言相关联的状态位。 响应于接收到转发的同步命令，多个存储器控制器中的每一个确定相关联的同步指示是否被断言。 具有断言的相关同步指示的多个存储器控制器中的每一个然后将转发的同步命令发送到相关联的功率控制逻辑。