公开(公告)号：US08645728B2

公开(公告)日：2014-02-04

申请号：US13461956

申请日：2012-05-02

申请人： Andrew Herdrich ,  Ramesh Illikkal ,  Donald Newell ,  Ravishankar Iyer ,  Vineet Chadha

发明人： Andrew Herdrich ,  Ramesh Illikkal ,  Donald Newell ,  Ravishankar Iyer ,  Vineet Chadha

IPC分类号： G06F1/00 ,  G06F1/26 ,  G06F1/32 ,  G06F15/00

CPC分类号： G06F9/44505 ,  G06F1/10 ,  G06F1/32 ,  G06F1/3203 ,  G06F1/3206 ,  G06F1/3234 ,  G06F1/3237 ,  G06F1/324 ,  G06F1/3296 ,  G06F9/50 ,  G06F9/5094 ,  G06F12/0891 ,  Y02D10/128

摘要： An apparatus comprises a plurality of cores and a controller coupled to the cores. The controller is to lower an operating point of a first core if a first number based on processor clock cycles per instruction (CPI) associated with a second core is higher than a first threshold. The controller is operable to increase the operating point of the first core if the first number is lower than a second threshold.

摘要翻译： 一种装置包括多个核心和耦合到核心的控制器。 如果基于与第二核心相关联的每个指令（CPI）的处理器时钟周期的第一数量高于第一阈值，则控制器将降低第一核心的工作点。 如果第一数量低于第二阈值，则控制器可操作以增加第一核心的工作点。

公开(公告)号：US20070150658A1

公开(公告)日：2007-06-28

申请号：US11319897

申请日：2005-12-28

申请人： Jaideep Moses ,  Ravishankar Iyer ,  Ramesh Illikkal ,  Srihari Makineni ,  Donald Newell

发明人： Jaideep Moses ,  Ravishankar Iyer ,  Ramesh Illikkal ,  Srihari Makineni ,  Donald Newell

IPC分类号： G06F12/00

CPC分类号： G06F12/084 ,  G06F12/126

摘要： Methods and apparatus to pin a lock in a shared cache are described. In one embodiment, a memory access request is used to pin a lock of one or more cache lines in a shared cache that correspond to the memory access request.

摘要翻译： 描述将锁定在共享高速缓存中的方法和装置。 在一个实施例中，使用存储器访问请求来对应于存储器访问请求的共享高速缓存中的一个或多个高速缓存线的锁定。

公开(公告)号：US09755997B2

公开(公告)日：2017-09-05

申请号：US13810033

申请日：2012-01-13

申请人： Bin Li ,  Li Zhao ,  Ravishankar Iyer ,  Rameshkumar G. Illikkal

发明人： Bin Li ,  Li Zhao ,  Ravishankar Iyer ,  Rameshkumar G. Illikkal

IPC分类号： H04L12/58 ,  G06F13/40 ,  H04L12/933

CPC分类号： H04L51/04 ,  G06F13/4022 ,  G06F2213/0038 ,  H04L49/109 ,  H04L51/30

摘要： Methods and apparatus for efficient peer-to-peer communication support in interconnect fabrics. Network interfaces associated with agents are implemented to facilitate peer-to-peer transactions between agents in a manner that ensures data accesses correspond to the most recent update for each agent. This is implemented, in part, via use of non-posted “dummy writes” that are sent from an agent when the destination between write transactions originating from the agent changes. The dummy writes ensure that data corresponding to previous writes reach their destination prior to subsequent write and read transactions, thus ordering the peer-to-peer transactions without requiring the use of a centralized transaction ordering entity.

公开(公告)号：US08898390B2

公开(公告)日：2014-11-25

申请号：US13042547

申请日：2011-03-08

申请人： Xiaowei Jiang ,  Li Zhao ,  Ravishankar Iyer

发明人： Xiaowei Jiang ,  Li Zhao ,  Ravishankar Iyer

IPC分类号： G06F13/18 ,  G06F12/08 ,  G06F9/48 ,  G06F9/46

CPC分类号： G06F12/0842 ,  G06F9/46 ,  G06F9/4881 ,  G06F2209/483

摘要： In one embodiment, a processor includes a first cache and a second cache, a first core associated with the first cache and a second core associated with the second cache. The caches are of asymmetric sizes, and a scheduler can intelligently schedule threads to the cores based at least in part on awareness of this asymmetry and resulting cache performance information obtained during a training phase of at least one of the threads.

摘要翻译： 在一个实施例中，处理器包括第一高速缓存和第二高速缓存，与第一高速缓存相关联的第一核和与第二高速缓存相关联的第二核。 高速缓存具有非对称尺寸，并且调度器可以至少部分地基于对至少一个线程的训练阶段期间获得的不对称性和结果高速缓存性能信息的认识来智能地将线程调度到核心。

公开(公告)号：US20140095806A1

公开(公告)日：2014-04-03

申请号：US13631935

申请日：2012-09-29

申请人： Carlos A. Flores Fajardo ,  German Fabila Garcia ,  Li Zhao ,  Ravishankar Iyer

发明人： Carlos A. Flores Fajardo ,  German Fabila Garcia ,  Li Zhao ,  Ravishankar Iyer

IPC分类号： G06F12/08

CPC分类号： G06F12/0831 ,  G06F2212/601 ,  Y02D10/13

摘要： Configurable snoop filters. A memory system is coupled with one or more processing cores. A coherent system fabric couples the memory system with the one or more processing cores. The coherent system fabric comprising at least a configurable snoop filter that is configured based on workload. The configurable snoop filter having a configurable snoop filter directory and a bloom filter. The configurable snoop filter and the bloom filter include runtime configuration parameters that are used to selectively limit snoop traffic.

摘要翻译： 可配置的窥探过滤器 存储器系统与一个或多个处理核心耦合。 一致的系统结构将存储器系统与一个或多个处理核心耦合。 所述相干系统结构至少包括基于工作负载配置的可配置窥探过滤器。 可配置的窥探过滤器具有可配置的窥探过滤器目录和绽放过滤器。 可配置的窥探过滤器和布隆过滤器包括用于选择性地限制窥探流量的运行时配置参数。

公开(公告)号：US20120191896A1

公开(公告)日：2012-07-26

申请号：US13013104

申请日：2011-01-25

申请人： Zhen Fang ,  Li Zhao ,  Ravishankar Iyer ,  Srihari Makineni ,  Guangdeng Liao

发明人： Zhen Fang ,  Li Zhao ,  Ravishankar Iyer ,  Srihari Makineni ,  Guangdeng Liao

IPC分类号： G06F12/08

CPC分类号： G06F12/0813 ,  Y02D10/13

摘要： An embodiment may include circuitry to select, at least in part, from a plurality of memories, at least one memory to store data. The memories may be associated with respective processor cores. The circuitry may select, at least in part, the at least one memory based at least in part upon whether the data is included in at least one page that spans multiple memory lines that is to be processed by at least one of the processor cores. If the data is included in the at least one page, the circuitry may select, at least in part, the at least one memory, such that the at least one memory is proximate to the at least one of the processor cores. Many alternatives, variations, and modifications are possible.

摘要翻译： 一个实施例可以包括至少部分地从多个存储器中选择至少一个存储器来存储数据的电路。 存储器可以与相应的处理器核心相关联。 该电路至少部分地至少部分地选择至少一个存储器，该至少一个存储器至少部分地基于是否将数据包括在跨越由至少一个处理器核处理的多个存储器线的至少一个页面中。 如果数据被包括在至少一个页面中，则电路可以至少部分地选择至少一个存储器，使得至少一个存储器靠近处理器核心中的至少一个。 许多替代方案，变化和修改是可能的。

公开(公告)号：US08392657B2

公开(公告)日：2013-03-05

申请号：US12587670

申请日：2009-10-09

申请人： Li Zhao ,  Ravishankar Iyer ,  Rameshkumar G. Illikkal ,  Erik G. Hallnor ,  Martin G. Dixon ,  Donald K. Newell

发明人： Li Zhao ,  Ravishankar Iyer ,  Rameshkumar G. Illikkal ,  Erik G. Hallnor ,  Martin G. Dixon ,  Donald K. Newell

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

CPC分类号： G06F12/0864

摘要： An apparatus, method, and system are disclosed. In one embodiment the apparatus includes a cache memory, which a number of sets. Each of the sets in the cache memory have several cache lines. The apparatus also includes at least one process resource table. The process resource table maintains a cache line occupancy count of a number of cache lines. Specifically, the cache line occupancy count for each cache line describes the number of cache lines in the cache storing information utilized by a process running on a computer system. Additionally, the process resource table stores the occupancy count of less cache lines than the total number of cache lines in the cache memory.

摘要翻译： 公开了一种装置，方法和系统。 在一个实施例中，该装置包括多个组的高速缓冲存储器。 高速缓冲存储器中的每个集合具有多个高速缓存行。 该装置还包括至少一个进程资源表。 进程资源表维护多个高速缓存行的高速缓存行占用数。 具体地说，每个高速缓存行的高速缓存线占用率表示高速缓存存储由计算机系统上运行的进程使用的信息的高速缓存行数。 此外，处理资源表存储比高速缓冲存储器中的高速缓存行总数少的高速缓存行的占用数。

公开(公告)号：US09268611B2

公开(公告)日：2016-02-23

申请号：US12890653

申请日：2010-09-25

申请人： Ravishankar Iyer ,  Sadagopan Srinivasan ,  Li Zhao ,  Rameshkumar G. Illikkal

发明人： Ravishankar Iyer ,  Sadagopan Srinivasan ,  Li Zhao ,  Rameshkumar G. Illikkal

IPC分类号： G06F9/50 ,  G06F11/34 ,  G06F12/08

CPC分类号： G06F9/4881 ,  G06F9/5027 ,  G06F11/3409 ,  G06F11/3433 ,  G06F12/084 ,  G06F2201/88 ,  G06N5/02 ,  Y02D10/13 ,  Y02D10/22 ,  Y02D10/34

摘要： Methods and apparatus to schedule applications in heterogeneous multiprocessor computing platforms are described. In one embodiment, information regarding performance (e.g., execution performance and/or power consumption performance) of a plurality of processor cores of a processor is stored (and tracked) in counters and/or tables. Logic in the processor determines which processor core should execute an application based on the stored information. Other embodiments are also claimed and disclosed.

摘要翻译： 描述了在异构多处理器计算平台中调度应用程序的方法和装置。 在一个实施例中，处理器的多个处理器核的性能（例如，执行性能和/或功耗性能）的信息被存储（并被跟踪）在计数器和/或表中。 处理器中的逻辑根据存储的信息确定哪个处理器内核应该执行应用程序。 还要求和公开其它实施例。

公开(公告)号：US20110161595A1

公开(公告)日：2011-06-30

申请号：US12647461

申请日：2009-12-26

申请人： Zhen Fang ,  Meenakshisundara R. Chinthamani ,  Li Zhao ,  Milind B. Kamble ,  Ravishankar Iyer ,  Seung Eun Lee ,  Robert S. Chappell ,  Ryan L. Carlson

发明人： Zhen Fang ,  Meenakshisundara R. Chinthamani ,  Li Zhao ,  Milind B. Kamble ,  Ravishankar Iyer ,  Seung Eun Lee ,  Robert S. Chappell ,  Ryan L. Carlson

IPC分类号： G06F12/08 ,  G06F12/00 ,  G06F1/32

CPC分类号： G06F12/0864 ,  G06F1/3225 ,  G06F1/3275 ,  G06F12/0895 ,  G06F2212/1028 ,  Y02D10/13 ,  Y02D10/14

摘要： Methods and apparatus to provide for power consumption reduction in memories (such as cache memories) are described. In one embodiment, a virtual tag is used to determine whether to access a cache way. The virtual tag access and comparison may be performed earlier in the read pipeline than the actual tag access or comparison. In another embodiment, a speculative way hit may be used based on pre-ECC partial tag match to wake up a subset of data arrays. Other embodiments are also described.

摘要翻译： 描述了提供存储器（诸如高速缓存存储器）中的功耗降低的方法和装置。 在一个实施例中，使用虚拟标签来确定是否访问缓存方式。 虚拟标签访问和比较可以在读取管道中比实际标签访问或比较更早地进行。 在另一个实施例中，可以基于ECC前部分标签匹配来使用推测方式命中来唤醒数据阵列的子集。 还描述了其它实施例。

公开(公告)号：US20110087843A1

公开(公告)日：2011-04-14

申请号：US12587670

申请日：2009-10-09

申请人： Li Zhao ,  Ravishankar Iyer ,  Rameshkumar G. Illikkal ,  Erik G. Hallnor ,  Martin G. Dixon ,  Donald K. Newell

发明人： Li Zhao ,  Ravishankar Iyer ,  Rameshkumar G. Illikkal ,  Erik G. Hallnor ,  Martin G. Dixon ,  Donald K. Newell

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0864

摘要： An apparatus, method, and system are disclosed. In one embodiment the apparatus includes a cache memory, which a number of sets. Each of the sets in the cache memory have several cache lines. The apparatus also includes at least one process resource table. The process resource table maintains a cache line occupancy count of a number of cache lines. Specifically, the cache line occupancy count for each cache line describes the number of cache lines in the cache storing information utilized by a process running on a computer system. Additionally, the process resource table stores the occupancy count of less cache lines than the total number of cache lines in the cache memory.

摘要翻译： 公开了一种装置，方法和系统。 在一个实施例中，该装置包括多个组的高速缓冲存储器。 高速缓冲存储器中的每个集合具有多个高速缓存行。 该装置还包括至少一个进程资源表。 进程资源表维护多个高速缓存行的高速缓存行占用数。 具体地说，每个高速缓存行的高速缓存线占用率表示高速缓存存储由计算机系统上运行的进程使用的信息的高速缓存行数。 此外，处理资源表存储比高速缓冲存储器中的高速缓存行总数少的高速缓存行的占用数。