公开(公告)号：US07085113B2

公开(公告)日：2006-08-01

申请号：US10711085

申请日：2004-08-20

申请人： Robert J. Gauthier, Jr. ,  Junjun Li

发明人： Robert J. Gauthier, Jr. ,  Junjun Li

IPC分类号： H02H9/00 ,  H02H3/22

CPC分类号： H01L27/0266

摘要： An ESD protection power clamp for suppressing ESD events. A clamping transistor having power source connections connected across the power supply terminals of an integrated circuit is connected to clamp the voltage during an ESD event. An RC timing circuit defines a time interval where ESD voltage for triggering the FET out of conduction. An inverter circuit connects the RC and timing circuit to the clamping FET. A dynamic feedback transistor is connected in series with one stage of the inverter and the power supply. During an ESD event, the feedback transistor delays the time for disabling the FET transistor, providing increased immunity against mistriggering of the clamping transistor, and forces the circuit to reset following the mistrigger event.

摘要翻译： 用于抑制ESD事件的ESD保护电源钳。 具有连接在集成电路的电源端子上的电源连接的钳位晶体管被连接以在ESD事件期间钳位电压。 RC定时电路定义用于触发FET导通的ESD电压的时间间隔。 逆变器电路将RC和定时电路连接到钳位FET。 动态反馈晶体管与逆变器和电源的一级串联连接。 在ESD事件期间，反馈晶体管延迟了禁止FET晶体管的时间，提供了抵抗钳位晶体管失谐的增强的抗扰性，并迫使电路在雾触发器事件之后复位。

公开(公告)号：US08916426B2

公开(公告)日：2014-12-23

申请号：US13431414

申请日：2012-03-27

申请人： William F. Clark, Jr. ,  Robert J. Gauthier, Jr. ,  Terence B. Hook ,  Junjun Li ,  Theodorus E. Standaert ,  Thomas A. Wallner

发明人： William F. Clark, Jr. ,  Robert J. Gauthier, Jr. ,  Terence B. Hook ,  Junjun Li ,  Theodorus E. Standaert ,  Thomas A. Wallner

IPC分类号： H01L21/338 ,  H01L29/66 ,  H01L21/8238 ,  H01L21/84

CPC分类号： H01L27/1211 ,  H01L21/7624 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/0207 ,  H01L27/0262 ,  H01L27/0924 ,  H01L27/1203 ,  H01L29/66795 ,  H01L29/785

摘要： Device structures, design structures, and fabrication methods for passive devices that may be used as electrostatic discharge protection devices in fin-type field-effect transistor integrated circuit technologies. A device region is formed in a trench and is coupled with a handle wafer of a semiconductor-on-insulator substrate. The device region extends through a buried insulator layer of the semiconductor-on-insulator substrate toward a top surface of a device layer of the semiconductor-on-insulator substrate. The device region is comprised of lightly-doped semiconductor material. The device structure further includes a doped region formed in the device region and that defines a junction. A portion of the device region is laterally positioned between the doped region and the buried insulator layer of the semiconductor-on-insulator substrate. Another region of the device layer may be patterned to form fins for fin-type field-effect transistors.

摘要翻译： 无源器件的器件结构，设计结构和制造方法可用作鳍式场效应晶体管集成电路技术中的静电放电保护器件。 器件区域形成在沟槽中并且与绝缘体上半导体衬底的处理晶片耦合。 器件区域延伸穿过绝缘体上半导体衬底的掩埋绝缘体层朝向绝缘体上半导体衬底的器件层的顶表面。 器件区域由轻掺杂的半导体材料组成。 器件结构还包括形成在器件区域中并限定结的掺杂区域。 器件区域的一部分横向地位于绝缘体上半导体衬底的掺杂区域和掩埋绝缘体层之间。 可以对器件层的另一区域进行构图以形成翅片型场效应晶体管的鳍片。

公开(公告)号：US08760827B2

公开(公告)日：2014-06-24

申请号：US12424169

申请日：2009-04-15

申请人： John B. Campi, Jr. ,  Shunhua T. Chang ,  Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Junjun Li ,  Mujahid Muhammad

发明人： John B. Campi, Jr. ,  Shunhua T. Chang ,  Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Junjun Li ,  Mujahid Muhammad

IPC分类号： H02H3/22

CPC分类号： H01L27/0274 ,  H01L2924/0002 ,  H01L2924/00

摘要： A robust ESD protection circuit, method and design structure for tolerant and failsafe designs are disclosed. A circuit includes a middle junction control circuit that turns off a top NFET of a stacked NFET electrostatic discharge (ESD) protection circuit during an ESD event.

摘要翻译： 公开了用于容错和故障安全设计的强大的ESD保护电路，方法和设计结构。 电路包括在ESD事件期间关闭层叠的NFET静电放电（ESD）保护电路的顶部NFET的中间接点控制电路。

公开(公告)号：US08692290B2

公开(公告)日：2014-04-08

申请号：US13226838

申请日：2011-09-07

申请人： Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Junjun Li ,  Alain Loiseau

发明人： Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Junjun Li ,  Alain Loiseau

IPC分类号： H01L29/73 ,  H01L21/331 ,  G06F17/50

CPC分类号： H01L29/66363 ,  G06F17/50 ,  H01L27/0262 ,  H01L29/74 ,  H01L29/7436 ,  H02H9/04

摘要： Device structures and design structures for a silicon controlled rectifier, as well as methods for fabricating a silicon controlled rectifier. The device structure includes first and second layers of different materials disposed on a top surface of a device region containing first and second p-n junctions of the silicon controlled rectifier. The first layer is laterally positioned on the top surface in vertical alignment with the first p-n junction. The second layer is laterally positioned on the top surface of the device region in vertical alignment with the second p-n junction. The material comprising the second layer has a higher electrical resistivity than the material comprising the first layer.

摘要翻译： 可控硅整流器的器件结构和设计结构，以及制造可控硅整流器的方法。 器件结构包括设置在包含可控硅整流器的第一和第二p-n结的器件区域的顶表面上的不同材料的第一和第二层。 第一层横向定位在与第一p-n结垂直对准的顶表面上。 第二层横向定位在与第二p-n结垂直对准的器件区域的顶表面上。 包括第二层的材料具有比包含第一层的材料更高的电阻率。

公开(公告)号：US08610217B2

公开(公告)日：2013-12-17

申请号：US12967114

申请日：2010-12-14

申请人： Robert J. Gauthier, Jr. ,  Mahender Kumar ,  Junjun Li ,  Dustin K. Slisher

发明人： Robert J. Gauthier, Jr. ,  Mahender Kumar ,  Junjun Li ,  Dustin K. Slisher

IPC分类号： H01L23/62

CPC分类号： H01L23/60 ,  H01L27/0266 ,  H01L29/7833 ,  H01L2924/0002 ,  H01L2924/00

摘要： Disclosed are embodiments of a self-protected electrostatic discharge field effect transistor (SPESDFET). In the SPESDFET embodiments, a resistance region is positioned laterally between two discrete sections of a deep source/drain region: a first section that is adjacent to the channel region and a second section that is contacted. The second section of the deep source/drain region is silicided, but the first section adjacent to the channel region and the resistance region are non-silicided. Additionally, the gate structure can be either silicided or non-silicided. With such a configuration, the disclosed SPESDFET provides robust ESD protection without consuming additional area and without altering the basic FET design (e.g., without increasing the distance between the deep source/drain regions and the channel region). Also disclosed are embodiments of integrated circuit that incorporates the SPESDFET as an input/output (I/O) pad driver and method embodiments for forming the SPESDFET and the integrated circuit.

摘要翻译： 公开了自保护静电放电场效应晶体管（SPESDFET）的实施例。 在SPESDFET实施例中，电阻区域横向定位在深源极/漏极区域的两个离散部分之间：与沟道区域相邻的第一部分和接触的第二部分。 深源极/漏极区域的第二部分被硅化，但是与沟道区域和电阻区域相邻的第一部分是非硅化的。 另外，栅极结构可以是硅化的或非硅化的。 利用这种配置，所公开的SPESDFET提供强大的ESD保护，而不消耗额外的面积，而不改变基本FET设计（例如，不增加深源/漏区和沟道区之间的距离）。 还公开了将SPESDFET作为输入/输出（I / O）焊盘驱动器和用于形成SPESDFET和集成电路的方法实施例的集成电路的实施例。

公开(公告)号：US07782580B2

公开(公告)日：2010-08-24

申请号：US11865820

申请日：2007-10-02

申请人： Robert J. Gauthier, Jr. ,  Junjun Li

发明人： Robert J. Gauthier, Jr. ,  Junjun Li

IPC分类号： H02H9/00

CPC分类号： H01L27/0285

摘要： An electronic discharge (ESD) protection circuit for protecting an integrated circuit chip from an ESD event. The ESD protection circuit includes a stack of BigFETs, a BigFET gate driver for driving the gates of the BigFETs and a triggering the BigFET gate driver to drive the gates of the BigFETs in response to an ESD event. The BigFET gate driver includes gate pull-up circuitry for pulling up the gate of a lower one of the BigFETs. The gate pull-up circuitry is configured so as to obviate the need for a diffusion contact between the stacked BigFETs, resulting in a significant savings in terms of the chip area needed to implement the ESD protection circuit.

摘要翻译： 一种用于保护集成电路芯片免受ESD事件的电子放电（ESD）保护电路。 ESD保护电路包括一叠BigFET，用于驱动BigFET栅极的BigFET栅极驱动器，以及响应于ESD事件触发BigFET栅极驱动器来驱动BigFET的栅极。 BigFET栅极驱动器包括用于拉低下一个BigFET的栅极的栅极上拉电路。 栅极上拉电路被配置为消除对堆叠的BigFET之间的扩散接触的需要，导致实现ESD保护电路所需的芯片面积的显着节省。

公开(公告)号：US08906751B2

公开(公告)日：2014-12-09

申请号：US12985840

申请日：2011-01-06

申请人： Michel J. Abou-Khalil ,  Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Junjun Li

发明人： Michel J. Abou-Khalil ,  Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Junjun Li

IPC分类号： H01L21/332 ,  H01L29/66 ,  H01L27/02 ,  H01L29/08 ,  H01L29/74

CPC分类号： H01L27/0262 ,  G06F17/5045 ,  H01L29/0649 ,  H01L29/0839 ,  H01L29/66393 ,  H01L29/7436

摘要： Silicon controlled rectifiers (SCR), methods of manufacture and design structures are disclosed herein. The method includes forming a common P-well on a buried insulator layer of a silicon on insulator (SOI) wafer. The method further includes forming a plurality of silicon controlled rectifiers (SCR) in the P-well such that N+ diffusion cathodes of each of the plurality of SCRs are coupled together by the common P-well.

摘要翻译： 本文公开了可控硅整流器（SCR），制造方法和设计结构。 该方法包括在绝缘体上硅（SOI）晶片的掩埋绝缘体层上形成公共P阱。 该方法还包括在P阱中形成多个可控硅整流器（SCR），使得多个SCR中的每一个的N +扩散阴极通过公共P阱耦合在一起。

公开(公告)号：US08680573B2

公开(公告)日：2014-03-25

申请号：US13455653

申请日：2012-04-25

申请人： James P. Di Sarro ,  Robert J. Gauthier, Jr. ,  Junjun Li

发明人： James P. Di Sarro ,  Robert J. Gauthier, Jr. ,  Junjun Li

IPC分类号： H01L29/66

CPC分类号： H01L21/8222 ,  H01L21/84 ,  H01L27/0262 ,  H01L27/1203

摘要： Device structures, design structures, and fabrication methods for a silicon controlled rectifier. A well of a first conductivity type is formed in a device region, which may be defined from a device layer of a semiconductor-on-insulator substrate. A doped region of a second conductivity type is formed in the well. A cathode of a silicon controlled rectifier and a cathode of a diode are formed in the device region. The silicon controlled rectifier comprises a first portion of the well and an anode comprised of a first portion of the doped region. The diode comprises a second portion of the well and an anode comprised of a second portion of the doped region.

摘要翻译： 可控硅整流器的器件结构，设计结构和制造方法。 第一导电类型的阱形成在器件区域中，其可以由绝缘体上半导体衬底的器件层限定。 在井中形成第二导电类型的掺杂区域。 在器件区域中形成可控硅整流器的阴极和二极管的阴极。 可控硅整流器包括阱的第一部分和由掺杂区域的第一部分组成的阳极。 二极管包括阱的第二部分和由掺杂区域的第二部分组成的阳极。

公开(公告)号：US08614121B2

公开(公告)日：2013-12-24

申请号：US13306488

申请日：2011-11-29

申请人： Robert J. Gauthier, Jr. ,  Junjun Li

发明人： Robert J. Gauthier, Jr. ,  Junjun Li

IPC分类号： H01L21/00

CPC分类号： H01L27/0262 ,  H01L29/7436

摘要： Back gate triggered silicon controlled rectifiers (SCR) and methods of manufacture are disclosed. The method includes forming a first diffusion type and a second diffusion type in a semiconductor layer of a silicon on insulator (SOI) substrate. The method further includes forming a back gate of a first diffusion type in a substrate under an insulator layer of the SOI substrate. The method further includes forming raised diffusion regions of a first dopant type and a second dopant type, adjacent to the second diffusion type and the first diffusion type, respectively. The back gate is formed to cover the second diffusion type, the first diffusion type and the second dopant type of the raised diffusion regions.

摘要翻译： 背栅触发硅控整流器（SCR）及其制造方法。 该方法包括在绝缘体上硅（SOI）衬底的半导体层中形成第一扩散型和第二扩散型。 该方法还包括在SOI衬底的绝缘体层之下的衬底中形成第一扩散型的背栅。 该方法还包括分别形成与第二扩散型和第一扩散型相邻的第一掺杂剂类型和第二掺杂剂类型的凸起扩散区域。 后栅极形成为覆盖第二扩散型，第一扩散型和第二掺杂型的凸起扩散区。

公开(公告)号：US08513738B2

公开(公告)日：2013-08-20

申请号：US13188094

申请日：2011-07-21

申请人： John B. Campi, Jr. ,  Shunhua T. Chang ,  Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Junjun Li ,  Rahul Mishra ,  Mujahid Muhammad

发明人： John B. Campi, Jr. ,  Shunhua T. Chang ,  Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Junjun Li ,  Rahul Mishra ,  Mujahid Muhammad

IPC分类号： H01L23/60

CPC分类号： H01L29/41775 ,  H01L27/0266 ,  H01L29/1087 ,  H01L29/66659 ,  H01L2924/0002 ,  H01L2924/00

摘要： An electrostatic discharge protection device, methods of fabricating an electrostatic discharge protection device, and design structures for an electrostatic discharge protection device. A drain of a first field-effect transistor and a diffusion resistor of higher electrical resistance may be formed as different portions of a doped region. The diffusion resistor, which is directly coupled with the drain of the first field-effect transistor, may be defined using an isolation region of dielectric material disposed in the doped region and selective silicide formation. The electrostatic discharge protection device may also include a second field-effect transistor having a drain as a portion the doped region that is directly coupled with the diffusion resistor and indirectly coupled by the diffusion resistor with the drain of the first field-effect transistor.

摘要翻译： 静电放电保护装置，静电放电保护装置的制造方法以及静电放电保护装置的设计结构。 第一场效应晶体管的漏极和较高电阻的扩散电阻可以形成为掺杂区域的不同部分。 可以使用布置在掺杂区域中的介电材料的隔离区域和选择性硅化物形成来限定与第一场效应晶体管的漏极直接耦合的扩散电阻器。 静电放电保护器件还可以包括第二场效应晶体管，其具有作为与扩散电阻器直接耦合并且由扩散电阻器与第一场效应晶体管的漏极间接耦合的掺杂区域的一部分的漏极。