公开(公告)号：US09589803B2

公开(公告)日：2017-03-07

申请号：US13572494

申请日：2012-08-10

申请人： Neng-Kuo Chen ,  Clement Hsingjen Wann ,  Yi-An Lin ,  Chun-Wei Chang ,  Sey-Ping Sun

发明人： Neng-Kuo Chen ,  Clement Hsingjen Wann ,  Yi-An Lin ,  Chun-Wei Chang ,  Sey-Ping Sun

IPC分类号： H01L29/94 ,  H01L21/28 ,  H01L21/3105 ,  H01L29/66 ,  H01L21/8238 ,  H01L29/78 ,  H01L29/165

CPC分类号： H01L29/66545 ,  H01L21/28123 ,  H01L21/31053 ,  H01L21/3212 ,  H01L21/32134 ,  H01L21/32135 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

摘要： This description relates to a gate electrode of a field effect transistor. An exemplary structure for a field effect transistor includes a substrate; a gate electrode over the substrate including a first top surface and a sidewall; a source/drain (S/D) region at least partially disposed in the substrate on one side of the gate electrode; a spacer on the sidewall distributed between the gate electrode and the S/D region; and a contact etch stop layer (CESL) adjacent to the spacer and further comprising a portion extending over the S/D region, wherein the portion has a second top surface substantially coplanar with the first top surface.

摘要翻译： 该描述涉及场效应晶体管的栅电极。 场效应晶体管的示例性结构包括：衬底; 位于所述基板上方的包括第一顶表面和侧壁的栅电极; 至少部分地设置在所述栅电极的一侧的所述衬底中的源极/漏极（S / D）区域; 在所述侧壁上的间隔物分布在所述栅电极和所述S / D区之间; 以及与所述间隔物相邻的接触蚀刻停止层（CESL），并且还包括在所述S / D区域上延伸的部分，其中所述部分具有与所述第一顶表面基本上共面的第二顶表面。

公开(公告)号：US08778807B2

公开(公告)日：2014-07-15

申请号：US13253694

申请日：2011-10-05

申请人： Chih-Yu Lai ,  Cheng-Ta Wu ,  Neng-Kuo Chen ,  Cheng-Yuan Tsai

发明人： Chih-Yu Lai ,  Cheng-Ta Wu ,  Neng-Kuo Chen ,  Cheng-Yuan Tsai

IPC分类号： H01L21/302

CPC分类号： H01L21/0337

摘要： A method of forming an integrated circuit structure includes providing a substrate; forming a first hard mask layer over the substrate; forming a second hard mask layer over the first hard mask layer; patterning the second hard mask layer to form a hard mask; and, after the step of patterning the second hard mask layer, baking the substrate, the first hard mask layer, and the hard mask. After the step of baking, a spacer layer is formed, which includes a first portion on a top of the hard mask, and a second portion and a third portion on opposite sidewalls of the hard mask. The method further includes removing the first portion of the spacer layer; removing the hard mask; and using the second portion and the third portion of the spacer layer as masks to pattern the first hard mask layer.

摘要翻译： 形成集成电路结构的方法包括提供基板; 在衬底上形成第一硬掩模层; 在所述第一硬掩模层上形成第二硬掩模层; 图案化第二硬掩模层以形成硬掩模; 并且在图案化第二硬掩模层的步骤之后，烘烤基板，第一硬掩模层和硬掩模。 在烘烤步骤之后，形成间隔层，其包括在硬掩模的顶部上的第一部分和硬掩模的相对侧壁上的第二部分和第三部分。 该方法还包括去除间隔层的第一部分; 去除硬面膜; 并且使用间隔层的第二部分和第三部分作为掩模来对第一硬掩模层进行图案化。

公开(公告)号：US20140191333A1

公开(公告)日：2014-07-10

申请号：US13735949

申请日：2013-01-07

申请人： Chun-Wei CHANG ,  Yi-An LIN ,  Neng-Kuo CHEN ,  Sey-Ping SUN ,  Clement Hsingjen WANN ,  Yu-Lien HUANG

发明人： Chun-Wei CHANG ,  Yi-An LIN ,  Neng-Kuo CHEN ,  Sey-Ping SUN ,  Clement Hsingjen WANN ,  Yu-Lien HUANG

IPC分类号： H01L29/06 ,  H01L21/02

CPC分类号： H01L21/022 ,  H01L29/66545

摘要： This description relates to a method including forming an interlayer dielectric (ILD) layer and a dummy gate structure over a substrate and forming a cavity in a top portion of the ILD layer. The method further includes forming a protective layer to fill the cavity. The method further includes planarizing the protective layer. A top surface of the planarized protective layer is level with a top surface of the dummy gate structure. This description also relates to a semiconductor device including first and second gate structures and an ILD layer formed on a substrate. The semiconductor device further includes a protective layer formed on the ILD layer, the protective layer having a different etch selectivity than the ILD layer, where a top surface of the protective layer is level with the top surfaces of the first and second gate structures.

摘要翻译： 该描述涉及包括在衬底上形成层间电介质（ILD）层和虚拟栅极结构并在ILD层的顶部形成腔的方法。 该方法还包括形成保护层以填充空腔。 该方法还包括平坦化保护层。 平坦化保护层的顶表面与虚拟栅结构的顶表面平齐。 该描述还涉及包括第一和第二栅极结构以及形成在衬底上的ILD层的半导体器件。 半导体器件还包括形成在ILD层上的保护层，保护层具有与ILD层不同的蚀刻选择性，其中保护层的顶表面与第一和第二栅极结构的顶表面平齐。

公开(公告)号：US08440580B2

公开(公告)日：2013-05-14

申请号：US11853475

申请日：2007-09-11

申请人： Neng-Kuo Chen ,  Chao-Ching Hsieh ,  Chien-Chung Huang

发明人： Neng-Kuo Chen ,  Chao-Ching Hsieh ,  Chien-Chung Huang

IPC分类号： H01L21/31 ,  H01L21/469

CPC分类号： H01L21/3185 ,  H01L21/76832 ,  H01L21/76837 ,  H01L21/823412 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/7843

摘要： A method for fabricating a silicon nitride gap-filling layer is provided. A pre-multi-step formation process is performed to form a stacked layer constituting as a dense film on a substrate. Then, a post-single step deposition process is conducted to form a cap layer constituting as a sparse film on the stacked layer, wherein the cap layer has a thickness of at least 10% of the total film thickness.

摘要翻译： 提供了一种制造氮化硅间隙填充层的方法。 进行预多级形成处理，以在基板上形成构成致密膜的层叠层。 然后，进行单一步骤沉积处理，以在层叠层上形成构成稀薄膜的覆盖层，其中盖层的厚度为总膜厚度的至少10％。

公开(公告)号：US20130113026A1

公开(公告)日：2013-05-09

申请号：US13288407

申请日：2011-11-03

申请人： Gin-Chen Huang ,  Neng-Kuo Chen ,  Clement Hsingjen Wann

发明人： Gin-Chen Huang ,  Neng-Kuo Chen ,  Clement Hsingjen Wann

IPC分类号： H01L29/772 ,  H01L21/28

CPC分类号： H01L29/66795 ,  H01L29/785

摘要： The present disclosure provides for methods of fabricating a semiconductor device and such a device. A method includes providing a substrate including at least two isolation features, forming a fin substrate above the substrate and between the at least two isolation features, forming a silicon liner over the fin substrate, and oxidizing the silicon liner to form a silicon oxide liner over the fin substrate.

摘要翻译： 本公开提供了制造半导体器件和这种器件的方法。 一种方法包括提供包括至少两个隔离特征的基底，在基底之上和在至少两个隔离特征之间形成翅片基底，在翅片衬底上形成硅衬垫，并氧化硅衬垫以形成氧化硅衬垫 翅片基板。

公开(公告)号：US08187948B2

公开(公告)日：2012-05-29

申请号：US12032962

申请日：2008-02-18

申请人： Neng-Kuo Chen ,  Chih-Hsiang Chang ,  Kuo-Hwa Tzeng ,  Cheng-Yuan Tsai

发明人： Neng-Kuo Chen ,  Chih-Hsiang Chang ,  Kuo-Hwa Tzeng ,  Cheng-Yuan Tsai

IPC分类号： H01L21/76

CPC分类号： H01L21/76224

摘要： A method of forming a shallow trench isolation region is provided. The method includes providing a semiconductor substrate comprising a top surface; forming an opening extending from the top surface into the semiconductor substrate; performing a conformal deposition method to fill a dielectric material into the opening; performing a first treatment on the dielectric material, wherein the first treatment provides an energy high enough for breaking bonds in the dielectric material; and performing a steam anneal on the dielectric material.

摘要翻译： 提供了形成浅沟槽隔离区域的方法。 该方法包括提供包括顶表面的半导体衬底; 形成从所述顶表面延伸到所述半导体衬底中的开口; 执行保形沉积方法以将电介质材料填充到开口中; 对所述电介质材料进行第一处理，其中所述第一处理提供足够高的能量以破坏所述电介质材料中的键; 并对介电材料进行蒸汽退火。

公开(公告)号：US20100230757A1

公开(公告)日：2010-09-16

申请号：US12688939

申请日：2010-01-18

申请人： Neng-Kuo Chen ,  Cheng-Yuan Tsai ,  Kuo-Hwa Tzeng

发明人： Neng-Kuo Chen ,  Cheng-Yuan Tsai ,  Kuo-Hwa Tzeng

IPC分类号： H01L29/78 ,  H01L21/762 ,  H01L21/28

CPC分类号： H01L21/76232 ,  H01L29/66795 ,  H01L29/785

摘要： A method of forming an integrated circuit structure includes providing a semiconductor substrate including a top surface; forming an opening extending from the top surface into the semiconductor substrate; and performing a first deposition step to fill a first dielectric material into the opening. The first dielectric material is then recessed. A second deposition step is performed to fill a remaining portion of the opening with a second dielectric material. The second dielectric material is denser than the first dielectric material. The second dielectric material is recessed until a top surface of the second dielectric material is lower than the top surface of the semiconductor substrate.

摘要翻译： 形成集成电路结构的方法包括提供包括顶表面的半导体衬底; 形成从所述顶表面延伸到所述半导体衬底中的开口; 以及执行第一沉积步骤以将第一介电材料填充到所述开口中。 然后第一介电材料凹入。 执行第二沉积步骤以用第二电介质材料填充开口的剩余部分。 第二电介质材料比第一电介质材料更致密。 第二电介质材料凹入直到第二电介质材料的顶表面低于半导体衬底的顶表面。

公开(公告)号：US07651960B2

公开(公告)日：2010-01-26

申请号：US10907857

申请日：2005-04-18

申请人： Neng-Kuo Chen ,  Teng-Chun Tsai ,  Hsiu-Lien Liao

发明人： Neng-Kuo Chen ,  Teng-Chun Tsai ,  Hsiu-Lien Liao

IPC分类号： C23C16/40 ,  B05D3/00 ,  H01L21/469

CPC分类号： C23C16/4404 ,  H01J37/32082

摘要： Preventing a chemical vapor deposition (CVD) chamber from particle contamination in which a higher low-frequency radio frequency (LFRF) power and longer process time are provided to vacate the chamber and perform a pre-heat process. Following that, a pre-oxide layer is formed on the chamber wall, while a high-frequency radio frequency bias is provided to the chamber. The high-power LFRF is continuously provided to the chamber to sustain the temperature of the chamber, and then a main oxide layer deposition process is performed. The method is able to form an oxide layer of better quality on a CVD chamber wall, so as to solve the particle problem in the prior art. Therefore, yield is improved and the maintenance cost is reduced.

摘要翻译： 防止化学气相沉积（CVD）室受到颗粒污染的影响，其中提供较高的低频射频功率（LFRF）功率和较长的处理时间以腾出室并执行预热过程。 之后，在室壁上形成预氧化物层，同时向室提供高频射频偏压。 大功率LFRF被连续地提供给室以维持室的温度，然后执行主氧化层沉积工艺。 该方法能够在CVD室壁上形成更好质量的氧化物层，从而解决现有技术中的颗粒问题。 因此，产量提高，维护成本降低。

公开(公告)号：US07588883B2

公开(公告)日：2009-09-15

申请号：US11382470

申请日：2006-05-09

申请人： Neng-Kuo Chen ,  Teng-Chun Tsai ,  Hsiu-Lien Liao

发明人： Neng-Kuo Chen ,  Teng-Chun Tsai ,  Hsiu-Lien Liao

IPC分类号： G03F1/00 ,  H01L21/00

CPC分类号： H01L21/32139 ,  H01L21/28035 ,  H01L21/28202 ,  H01L21/31111 ,  H01L29/518

摘要： A method for forming a gate and a method for etching a conductive layer are provided. First, a substrate is provided, including a dielectric layer and a conductive layer on its surface in order. Subsequently, a patterned silicon nitride layer is formed on the conductive layer as a hard mask, and the hydrogen concentration of the patterned silicon nitride layer is more than 1022 atoms/cm3. Thereafter, the conductive layer and the dielectric layer are etched utilizing the hard mask as a mask. Finally, an etching solution is utilized to remove the hard mask.

摘要翻译： 提供一种形成栅极的方法和蚀刻导电层的方法。 首先，在其表面上依次提供包括电介质层和导电层的基板。 随后，在导电层上形成图案化氮化硅层作为硬掩模，并且图案化氮化硅层的氢浓度大于1022原子/ cm3。 此后，使用硬掩模作为掩模蚀刻导电层和电介质层。 最后，使用蚀刻溶液去除硬掩模。

公开(公告)号：US20090209083A1

公开(公告)日：2009-08-20

申请号：US12032962

申请日：2008-02-18

申请人： Neng-Kuo Chen ,  Chih-Hsiang Chang ,  Kuo-Hwa Tzeng ,  Cheng-Yuan Tsai

发明人： Neng-Kuo Chen ,  Chih-Hsiang Chang ,  Kuo-Hwa Tzeng ,  Cheng-Yuan Tsai

IPC分类号： H01L21/76

CPC分类号： H01L21/76224

摘要： A method of forming a shallow trench isolation region is provided. The method includes providing a semiconductor substrate comprising a top surface; forming an opening extending from the top surface into the semiconductor substrate; performing a conformal deposition method to fill a dielectric material into the opening; performing a first treatment on the dielectric material, wherein the first treatment provides an energy high enough for breaking bonds in the dielectric material; and performing a steam anneal on the dielectric material.

摘要翻译： 提供了形成浅沟槽隔离区域的方法。 该方法包括提供包括顶表面的半导体衬底; 形成从所述顶表面延伸到所述半导体衬底中的开口; 执行保形沉积方法以将电介质材料填充到开口中; 对所述电介质材料进行第一处理，其中所述第一处理提供足够高的能量以破坏所述电介质材料中的键; 并对介电材料进行蒸汽退火。