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    Dummy vias for damascene process
    61.
    发明授权
    Dummy vias for damascene process 有权
    用于大马士革过程的虚拟通孔

    公开(公告)号：US07767570B2

    公开(公告)日：2010-08-03

    申请号：US11457032

    申请日：2006-07-12

    申请人： Kuei Shun Chen ,  Chin-Hsiang Lin ,  Vencent Chang ,  Lawrence Lin ,  Lai Chien Wen ,  Jhun Hua Chen

    发明人： Kuei Shun Chen ,  Chin-Hsiang Lin ,  Vencent Chang ,  Lawrence Lin ,  Lai Chien Wen ,  Jhun Hua Chen

    IPC分类号： H01L21/00

    CPC分类号： H01L21/76811 ,  H01L21/76807 ,  H01L21/76813 ,  H01L21/7684 ,  H01L23/522 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A method of making an integrated circuit includes providing a low-k dielectric layer on a substrate, the low-k dielectric layer including or adjacent to a plurality of conductive features; patterning the low-k dielectric layer to form trenches; patterning the low-k dielectric layer to form conductive vias and dummy vias, wherein each of the conductive vias is aligned with at least one of the plurality of the conductive features and at least one of the trenches, and each of the dummy vias is a distance above the plurality of conductive features; filling the trenches, conductive vias, and dummy vias using one or more conductive materials; and planarizing the conductive material(s).

    摘要翻译： 制造集成电路的方法包括在衬底上提供低k电介质层，低k电介质层包括或邻近多个导电特征; 图案化低k电介质层以形成沟槽; 图案化低k电介质层以形成导电通孔和虚拟通孔，其中每个导电通孔与多个导电特征和至少一个沟槽中的至少一个对准，并且每个虚拟通孔为 在多个导电特征之上的距离; 使用一种或多种导电材料填充沟槽，导电通孔和虚拟通孔; 并平坦化导电材料。

    Line end spacing measurement
    64.
    发明授权
    Line end spacing measurement 有权
    线端距测量

    公开(公告)号：US07393616B2

    公开(公告)日：2008-07-01

    申请号：US11397464

    申请日：2006-04-04

    申请人： Jiann Yuan Huang ,  Anderson Chang ,  Chih-Ming Ke ,  Heng-Jen Lee ,  Chin-Hsiang Lin ,  Tsai-Sheng Gau

    发明人： Jiann Yuan Huang ,  Anderson Chang ,  Chih-Ming Ke ,  Heng-Jen Lee ,  Chin-Hsiang Lin ,  Tsai-Sheng Gau

    IPC分类号： G03F1/00 ,  G03F9/00

    CPC分类号： G03F7/70616

    摘要： A method including: providing collinear first and second lines in a mask layer over a substrate, the first line having at one end a first line end and having a first line body adjacent the first line end, and the second line having at one end a second line end and having a second line body adjacent the second line end; measuring line widths of the first line body and the second line body; locating effective line end positions for the first line end based on the line width of the first line body and for the second line end based on the line width of the second line body; and measuring a distance between the effective line end positions, as an effective line end spacing.

    摘要翻译： 一种方法，包括：在衬底上的掩模层中提供共线的第一和第二线，所述第一线在一端具有第一线端并且具有与所述第一线端相邻的第一线体，并且所述第二线在一端具有 第二线端并且具有与第二线端相邻的第二线体; 测量第一线体和第二线体的线宽; 基于第一线体的线宽度和第二线端基于第二线体的线宽来定位第一线端的有效线端位置; 并测量有效线端位置之间的距离，作为有效线端间距。

    METHOD FOR FORMING FULLY SILICIDED GATES
    65.
    发明申请
    METHOD FOR FORMING FULLY SILICIDED GATES 审中-公开
    形成全硅胶门的方法

    公开(公告)号：US20080153241A1

    公开(公告)日：2008-06-26

    申请号：US11616029

    申请日：2006-12-26

    申请人： Chia-Jung Hsu ,  Chin-Hsiang Lin ,  Li-Wei Cheng

    发明人： Chia-Jung Hsu ,  Chin-Hsiang Lin ,  Li-Wei Cheng

    IPC分类号： H01L21/336 ,  H01L21/28

    CPC分类号： H01L21/28097 ,  H01L21/7624 ,  H01L21/823835 ,  H01L29/66507 ,  H01L29/66545

    摘要： A method for forming a fully silicided gate is disclosed. A gate structure of a transistor device is provided on a substrate. A mask layer is spin-on coated over the substrate to cover the gate structure and source/drain regions of the transistor device. The mask layer is etched back to expose a silicon layer of the gate structure. The silicon layer of the gate structure is then fully silicided. The mask layer is then removed from the substrate to expose the source/drain regions. The source/drain regions are finally silicided.

    摘要翻译： 公开了一种形成全硅化物栅的方法。 晶体管器件的栅极结构设置在衬底上。 将掩模层旋涂在衬底上以覆盖晶体管器件的栅极结构和源极/漏极区域。 掩模层被回蚀以露出栅极结构的硅层。 然后，栅极结构的硅层被完全硅化。 然后从衬底去除掩模层以暴露源极/漏极区域。 源极/漏极区域最终被硅化。

    METHOD AND APPARATUS FOR PLANARIZING GAP-FILLING MATERIAL
    68.
    发明申请
    METHOD AND APPARATUS FOR PLANARIZING GAP-FILLING MATERIAL 有权
    用于平面填充材料的方法和装置

    公开(公告)号：US20080060534A1

    公开(公告)日：2008-03-13

    申请号：US11927779

    申请日：2007-10-30

    申请人： Kuei-Shun Chen ,  Chin-Hsiang Lin ,  T.H. Lin ,  Chia-Hsiang Lin

    发明人： Kuei-Shun Chen ,  Chin-Hsiang Lin ,  T.H. Lin ,  Chia-Hsiang Lin

    IPC分类号： B30B9/00

    CPC分类号： H01L21/76819 ,  H01L21/76808

    摘要： A method an apparatus for fabricating an interconnection structure. A substrate is provided with a dielectric layer thereon. The dielectric layer comprises at least one opening therein. A gap-filling material is applied on the substrate filling the at least one opening. The gap-filling material is planarized using a template to create a substantially planarized surface.

    摘要翻译： 一种用于制造互连结构的装置的方法。 衬底上设置有介电层。 电介质层包括至少一个开口。 在填充至少一个开口的基板上施加间隙填充材料。 间隙填充材料使用模板进行平面化，以形成基本平坦的表面。

    Combined e-beam and optical exposure semiconductor lithography
    70.
    发明授权
    Combined e-beam and optical exposure semiconductor lithography 有权
    组合电子束和光学曝光半导体光刻

    公开(公告)号：US07296245B2

    公开(公告)日：2007-11-13

    申请号：US11080316

    申请日：2005-03-14

    申请人： Chin-Hsiang Lin

    发明人： Chin-Hsiang Lin

    IPC分类号： G06F17/50

    CPC分类号： B82Y10/00 ,  B82Y40/00 ,  G03F7/2022 ,  G03F7/7045 ,  H01J37/3174 ,  H01J2237/31757 ,  H01L21/0274 ,  H01L21/0277

    摘要： Combined e-beam and optical exposure lithography for semiconductor fabrication is disclosed. E-beam direct writing to is employed to create critical dimension (CD) areas of a semiconductor design on a semiconductor wafer. Optical exposure lithography is employed to create non-CD areas of the semiconductor design on the semiconductor CD's of the semiconductor design can also be separated from non-CD's of the semiconductor design prior to employing e-beam direct writing and optical exposure lithography.

    摘要翻译： 公开了用于半导体制造的组合电子束和光学曝光光刻。 电子束直接写入用于在半导体晶片上产生半导体设计的关键尺寸（CD）区域。 在使用电子束直接写入和光学曝光光刻之前，使用光学曝光光刻来在半导体设计的半导体设计上创建非CD区域的半导体设计也可以与半导体设计的非CD分离。