公开(公告)号：US08472277B2

公开(公告)日：2013-06-25

申请号：US13527119

申请日：2012-06-19

申请人： Pantas Sutardja ,  Winston Lee

发明人： Pantas Sutardja ,  Winston Lee

IPC分类号： G11C8/00

CPC分类号： G11C7/10 ,  G11C7/00 ,  G11C7/1006 ,  G11C7/18 ,  G11C8/12 ,  G11C8/14 ,  G11C2207/2209

摘要： A memory system includes a plurality of bit lines, a plurality of word lines, a plurality of memory cells, and a read/write module. The bit lines include a first bit line and a second bit line. The word lines include a first word line and a second word line. Each memory cell is located at an intersection of a respective one of the bit lines and a respective one of the word lines. The memory cells include a first memory cell and a second memory cell. The first memory cell is located at the intersection of the first bit line and the first word line. The second memory cell is located at the intersection of the second bit line and the second word line. The read/write module is configured to concurrently activate the first memory cell and the second memory cell for (i) a read operation or (ii) a write operation.

摘要翻译： 存储器系统包括多个位线，多个字线，多个存储器单元和读/写模块。 位线包括第一位线和第二位线。 字线包括第一字线和第二字线。 每个存储器单元位于相应的一个位线和相应的字线之间的交叉点处。 存储单元包括第一存储单元和第二存储单元。 第一存储单元位于第一位线和第一字线的交点处。 第二存储单元位于第二位线和第二字线的交点处。 读/写模块被配置为同时激活第一存储器单元和第二存储器单元，用于（i）读取操作或（ii）写入操作。

公开(公告)号：US08386889B1

公开(公告)日：2013-02-26

申请号：US13454831

申请日：2012-04-24

申请人： Heng Tang ,  Zining Wu ,  Gregory Burd ,  Pantas Sutardja

发明人： Heng Tang ,  Zining Wu ,  Gregory Burd ,  Pantas Sutardja

IPC分类号： G11C29/00

CPC分类号： G06F11/1076 ,  G06F11/08 ,  G06F11/1443 ,  G11C29/00 ,  H03M13/09 ,  H03M13/1515 ,  H03M13/155 ,  H03M13/611 ,  H03M13/618

摘要： A control module includes an encoder module, which generates a first code word for multiple drives. A detector module, in response to detecting an error in a first drive subsequent to generation of the first code word, initiates replacement of the first drive with a second drive. The encoder module generates a second code word for the second drive. A mapping module maps physical locations of data in the drives to logical locations of the first code word, assigns a predetermined value to one of the logical locations corresponding to the first drive to identify an unused logical location, and assigns the unused logical location to the second drive based on the predetermined value. A difference module generates a third code word based on the first and second code words. The encoder module generates an updated code word for the multiple drives based on the first and third code words.

摘要翻译： 控制模块包括编码器模块，其生成用于多个驱动器的第一代码字。 检测器模块响应于在产生第一代码字之后检测到第一驱动器中的错误，开始用第二驱动器替换第一驱动器。 编码器模块为第二个驱动器生成第二个代码字。 映射模块将驱动器中的数据的物理位置映射到第一码字的逻辑位置，将预定值分配给与第一驱动器对应的逻辑位置之一，以识别未使用的逻辑位置，并将未使用的逻辑位置分配给 基于预定值的第二驱动。 差分模块基于第一和第二码字产生第三码字。 编码器模块基于第一和第三代码字产生用于多个驱动器的更新代码字。

公开(公告)号：US08379341B1

公开(公告)日：2013-02-19

申请号：US13323764

申请日：2011-12-12

申请人： Pantas Sutardja

发明人： Pantas Sutardja

IPC分类号： G11B5/09

CPC分类号： G11B5/09

摘要： A data storage device preamplifier circuit including (i) a write amplifier having an input and an output, and (ii) a read amplifier has an input and an output. The data storage device preamplifier circuit further includes a loopback circuit configured to selectively connect the output of the write amplifier to the input of the read amplifier.

摘要翻译： 一种数据存储装置前置放大器电路，包括（i）具有输入和输出的写放大器，以及（ii）读放大器具有输入和输出。 数据存储装置前置放大器电路还包括一个环回电路，被配置为选择性地将写放大器的输出连接到读放大器的输入端。

公开(公告)号：US08294503B1

公开(公告)日：2012-10-23

申请号：US10995659

申请日：2004-11-22

申请人： Yonghua Song ,  Pantas Sutardja

发明人： Yonghua Song ,  Pantas Sutardja

IPC分类号： H03H11/26

CPC分类号： H04L1/205 ,  H03K19/00384 ,  H03K19/018521 ,  H04L25/0286

摘要： A driver chain circuit and methods are provided. The driver chain circuit includes a plurality of voltage regulators and an inverter chain. The plurality of voltage regulators are operable to provide a bias to respective groups of one or more inverters within the inverter chain. The inverter chain includes a plurality of groups of one or more inverters. Each group of inverters is configured to receive a bias from a respective one of the plurality of voltage regulators.

摘要翻译： 提供驱动器链电路和方法。 驱动器链电路包括多个电压调节器和逆变器链。 多个电压调节器可操作以向逆变器链中的一个或多个逆变器的相应组提供偏置。 逆变器链包括多组一个或多个逆变器。 每组逆变器被配置为从多个电压调节器中的相应一个接收偏置。

公开(公告)号：US08279984B1

公开(公告)日：2012-10-02

申请号：US13329987

申请日：2011-12-19

申请人： Pantas Sutardja

发明人： Pantas Sutardja

IPC分类号： H04L27/06

CPC分类号： H04L25/03019 ,  H03G3/3036 ,  H04L25/03038 ,  H04L27/08 ,  H04L27/368 ,  H04L2025/03356

摘要： A system includes a first filter generating a first output signal based on an input signal. The first filter includes N tap weight coefficients, where N is an integer greater than 1. A first device updates the N tap weight coefficients of the first filter. A second filter generates a second output signal in response to the first output signal. The second filter includes M tap weight coefficients, where M is an integer greater than 1 and less than N. A second device determines a value of a first one of the M tap weight coefficients for each of multiple sampling times of the input signal. The second device updates the first one of the M tap weight coefficients based on the values of the first one of the M tap weight coefficients, a first gain constant, and a change in timing phase error of the first filter.

摘要翻译： 系统包括基于输入信号产生第一输出信号的第一滤波器。 第一个滤波器包括N个抽头加权系数，其中N是大于1的整数。第一个装置更新第一个滤波器的N个抽头加权系数。 第二滤波器响应于第一输出信号产生第二输出信号。 第二滤波器包括M抽头加权系数，其中M是大于1且小于N的整数。第二设备确定输入信号的多个采样次数中的每一个的M个抽头加权系数中的第一个的值。 第二装置基于M抽头加权系数中的第一个，第一增益常数和第一滤波器的定时相位误差的改变的值来更新M抽头加权系数中的第一个。

公开(公告)号：US20120176846A1

公开(公告)日：2012-07-12

申请号：US13428098

申请日：2012-03-23

申请人： Pantas Sutardja

发明人： Pantas Sutardja

IPC分类号： G11C5/14 ,  G11C7/10

CPC分类号： G11C11/5628 ,  G11C7/10 ,  G11C7/1006 ,  G11C7/16 ,  G11C8/08 ,  G11C11/56 ,  G11C16/04 ,  G11C16/06 ,  G11C16/26 ,  G11C16/32 ,  G11C29/02 ,  G11C29/026 ,  G11C29/028 ,  G11C2029/5002 ,  G11C2211/5634 ,  G11C2211/5644

摘要： A method and system for determining a respective threshold voltage of each of a plurality of transistors in a memory array. The method includes: applying a ramp voltage to gates of the plurality of transistors, wherein the ramp voltage is configured to increase based on an incrementing digital code; as the ramp voltage is being applied, generating a respective control signal in response to sensing a predetermined threshold current along a respective bitline in the memory array, wherein each transistor in the memory array is in communication with a respective bitline in the memory array; and for each transistor in the memory array, latching a current value of the incrementing digital code in response to the respective control signal corresponding to the transistor being generated. The current value of the incrementing digital code latched by each register corresponds to the threshold voltage of the corresponding transistor.

摘要翻译： 一种用于确定存储器阵列中的多个晶体管中的每一个的相应阈值电压的方法和系统。 该方法包括：向多个晶体管的栅极施加斜坡电压，其中斜坡电压被配置为基于递增数字码增加; 随着斜坡电压被施加，响应于沿着存储器阵列中的相应位线感测预定阈值电流而产生相应的控制信号，其中存储器阵列中的每个晶体管与存储器阵列中的相应位线通信; 并且对于存储器阵列中的每个晶体管，响应于对应于正在生成的晶体管的相应控制信号来锁存递增数字码的电流值。 每个寄存器锁存的递增数字代码的当前值对应于相应晶体管的阈值电压。

公开(公告)号：US08219886B1

公开(公告)日：2012-07-10

申请号：US11614868

申请日：2006-12-21

申请人： Pantas Sutardja ,  Zining Wu ,  Toai Doan ,  Aditya Ramamoorthy

发明人： Pantas Sutardja ,  Zining Wu ,  Toai Doan ,  Aditya Ramamoorthy

IPC分类号： G06F11/00

CPC分类号： G06F11/1072 ,  G11C7/1006 ,  G11C11/5621 ,  G11C11/5628 ,  G11C11/5642 ,  G11C2029/0411

摘要： Embodiments of the present invention provide high density, multi-level memory. Thus, various embodiments of the present invention provide a memory apparatus in accordance with various embodiments of the present invention includes a memory block comprising a plurality of cells, each cell adapted to operate with multi-level signal. Such a memory apparatus also includes a channel block adapted to code data values in accordance with a coding scheme that favorably effects a distribution of the multi-levels of the multi-level signals, and to output the corresponding multi-level signals of the coded data values to the memory block. Other embodiments may be described and claimed.

摘要翻译： 本发明的实施例提供了高密度，多级存储器。 因此，本发明的各种实施例提供了根据本发明的各种实施例的存储器装置，其包括包括多个单元的存储器块，每个单元适于用多电平信号进行操作。 这种存储装置还包括适于根据有利地实现多电平信号的多电平分布的编码方案对数据值进行编码的信道块，并且输出编码数据的相应多电平信号 值到内存块。 可以描述和要求保护其他实施例。

公开(公告)号：US20120147495A1

公开(公告)日：2012-06-14

申请号：US13400386

申请日：2012-02-20

申请人： Pantas Sutardja ,  Yuan Zheng ,  Yong Huang ,  Qiuliang Fu

发明人： Pantas Sutardja ,  Yuan Zheng ,  Yong Huang ,  Qiuliang Fu

IPC分类号： G11B5/596 ,  G11B7/09

CPC分类号： G11B5/59627

摘要： A storage system includes a first buffer configured to store a first repeatable runout profile (RRP) for a sector of a rotating storage medium. A second buffer is configured to store a second RRP for the sector. A controller: controls a servo of the rotating storage medium based on the first RRP during a first revolution of the rotating storage medium; and learns the second RRP (i) while operating in a track-following mode, and (ii) during the first revolution. The controller ceases learning of the second RRP when one of (i) the controller is operating in a seek mode and (ii) the rotating storage medium is in an off-track state. Subsequent to the first revolution of the rotating storage medium and based on whether the learning of the second RRP was stopped during the first revolution, the controller replaces the first RRP with the second RRP in the first buffer.

摘要翻译： 存储系统包括被配置为存储用于旋转存储介质的扇区的第一可重复跳动分布（RRP）的第一缓冲器。 第二缓冲器被配置为存储扇区的第二RRP。 控制器：在旋转存储介质的第一次旋转期间，基于第一RRP控制旋转存储介质的伺服; 并且在跟踪跟踪模式下操作时学习第二RRP（i），以及（ii）在第一次旋转期间。 当（i）控制器中的一个操作在寻道模式时，以及（ii）旋转存储介质处于偏离轨迹状态时，控制器停止对第二RRP的学习。 在旋转存储介质的第一次旋转之后，基于在第一次旋转期间是否停止第二RRP的学习，控制器用第一缓冲器中的第二RRP代替第一RRP。

公开(公告)号：US08176386B1

公开(公告)日：2012-05-08

申请号：US11789605

申请日：2007-04-25

申请人： Pantas Sutardja ,  Hong-Yi Chen

发明人： Pantas Sutardja ,  Hong-Yi Chen

IPC分类号： G11C29/00

CPC分类号： G11C29/00 ,  G11B20/18 ,  G11B2220/657 ,  G11C2029/0411

摘要： A disk drive system-on-chip (SOC) includes a read-channel module and a processor. The read-channel module reads data, includes a first error-correcting module for correcting errors in the data, corrects errors in a first portion of the data using the first error-correcting module, and is unable to correct errors in a second portion of the data using the first error-correcting module. The processor includes a processor core and processor memory, receives the second portion of the data in the processor memory, and corrects errors in the second portion of the data using a second error-correcting module that is different than the first error-correcting module.

摘要翻译： 磁盘驱动器片上系统（SOC）包括读通道模块和处理器。 读通道模块读取数据，包括用于校正数据中的错误的第一错误校正模块，使用第一纠错模块校正数据的第一部分中的错误，并且不能校正第二部分中的错误 数据使用第一个纠错模块。 处理器包括处理器核心和处理器存储器，接收处理器存储器中数据的第二部分，并且使用与第一纠错模块不同的第二纠错模块来校正数据的第二部分中的错误。

公开(公告)号：US08154902B2

公开(公告)日：2012-04-10

申请号：US13099792

申请日：2011-05-03

申请人： Pantas Sutardja

发明人： Pantas Sutardja

IPC分类号： G11C17/00 ,  G11C11/34 ,  G11C8/00

CPC分类号： G11C7/1048 ,  G11C16/0491 ,  G11C16/08 ,  G11C16/24 ,  G11C2207/002

摘要： An integrated circuit including a plurality of bit lines, a memory array, and a bit line decoder. The memory array includes a plurality of memory cells, wherein each memory cell is respectively coupled to (i) two corresponding bit lines of the plurality of bit lines. During sensing of a state of a given memory cell, the bit line decoder (i) precharges a first bit line of the two corresponding bit lines to which the given memory cell is coupled to a first voltage potential, including precharging all other bit lines on a same side of the memory array as the first bit line to the first voltage potential, and (ii) precharges a second bit line of the two corresponding bit lines to a second voltage potential, including precharging all other bit lines on a same side of the memory array as the second bit line to the second voltage potential.

摘要翻译： 包括多个位线的集成电路，存储器阵列和位线解码器。 存储器阵列包括多个存储器单元，其中每个存储器单元分别耦合到（i）多个位线中的两个对应的位线。 在感测给定存储单元的状态期间，位线解码器（i）对给定存储单元耦合到的第一电压电位的两个对应位线的第一位线进行预充电，包括对所有其它位线进行预充电 存储器阵列的与第一位线相同的一侧到第一电压电位，以及（ii）将两个相应位线的第二位线预充电到第二电压电位，包括对同一侧的所有其它位线进行预充电 存储器阵列作为第二位线到第二电压电位。