公开(公告)号：US4712123A

公开(公告)日：1987-12-08

申请号：US771023

申请日：1985-08-30

申请人： Hideshi Miyatake ,  Kazuyasu Fujishima ,  Tsutomu Yoshihara ,  Masaki Kumanoya ,  Hideto Hidaka ,  Katsumi Dosaka

发明人： Hideshi Miyatake ,  Kazuyasu Fujishima ,  Tsutomu Yoshihara ,  Masaki Kumanoya ,  Hideto Hidaka ,  Katsumi Dosaka

IPC分类号： G11C11/404 ,  G11C11/4074 ,  G11C11/413 ,  H01L29/78

CPC分类号： G11C11/4074

摘要： A dynamic memory device including 1-transistor, 1-capacitor type dynamic memory cell, wherein a half voltage of the writing voltage is applied to a cell plate, and a constant voltage is applied to the substrate.

摘要翻译： 一种包括1-晶体管，1-电容器型动态存储单元的动态存储器件，其中写入电压的一半电压被施加到单元板，并且将恒定电压施加到衬底。

公开(公告)号：US4710901A

公开(公告)日：1987-12-01

申请号：US767193

申请日：1985-08-19

申请人： Masaki Kumanoya ,  Kazuyasu Fujishima ,  Katsumi Dosaka

发明人： Masaki Kumanoya ,  Kazuyasu Fujishima ,  Katsumi Dosaka

IPC分类号： G11C11/409 ,  G11C7/06 ,  G11C7/18 ,  G11C7/22 ,  G11C11/401 ,  G11C7/00

CPC分类号： G11C7/06 ,  G11C7/18 ,  G11C7/22

摘要： When any one of memory cells (MC.sub.1R, MC.sub.NR and MC.sub.1L, MC.sub.NL) connected with respective bit lines (3.sub.R, 4.sub.R and 3.sub.L, 4.sub.L) is addressed, the gate potential of a transfer transistor group (7.sub.R, 8.sub.R or 7.sub.L, 8.sub.L) connected with the bit lines on the non-selected side is clamped at bit line precharge voltage, whereby the said transfer transistor group (7.sub.R, 8.sub.R or 7.sub.L, 7.sub.L) is turned off. Thus, the bit lines on the non-selected side are cut off at a high speed from a sense amplifier.

摘要翻译： 当与各个位线（3R，4R和3L，4L）连接的存储单元（MC1R，MCNR和MC1L，MCNL）中的任何一个被寻址时，传输晶体管组（7R，8R或7L，8L）的栅极电位连接 其中非选择侧的位线被钳位在位线预充电电压，由此所述转移晶体管组（7R，8R或7L，7L）截止。 因此，非选择侧的位线从读出放大器以高速切断。

公开(公告)号：US4586171A

公开(公告)日：1986-04-29

申请号：US381584

申请日：1982-05-24

申请人： Kazuyasu Fujishima

发明人： Kazuyasu Fujishima

IPC分类号： G11C11/401 ,  G11C7/02 ,  G11C11/404 ,  G11C11/4097 ,  H01L21/8242 ,  H01L27/10 ,  H01L27/108 ,  G11C13/00

CPC分类号： G11C11/404 ,  G11C11/4097

摘要： A random access type semiconductor memory comprises a plurality of word lines (44; 54) of a metal arranged in parallel, at least first to fourth bit lines (BL1, BL2, BL1, BL2) orthogonal to the word lines, a plurality of memory cells (48; 58a, 58b), each of which is arranged corresponding to one of cross points between each of the word lines and each of the bit lines, a first sense amplifier (SA1) connected to the first and third bit lines (BL1, BL1) and a second sense amplifier (SA2) connected to the second and fourth bit lines (BL2, BL2). The first sense amplifier (SA1) amplifies a voltage applied to said first or third bit line from a selected first memory cell and the second sense amplifier (SA2) amplifies a voltage applied to the second or fourth bit line from a selected second memory cell.

摘要翻译： 随机存取型半导体存储器包括与字线正交的至少第一至第四位线（BL1，BL2，BL1，BL2）并行布置的金属的多个字线（44; 54），多个存储器 单元（48; 58a，58b），每个单元对应于每个字线和每个位线之间的交叉点之一布置;第一读出放大器（SA1），连接到第一和第三位线（BL1 ，BL1）和连接到第二和第四位线（BL2，BL2）的第二读出放大器（SA2）。 第一读出放大器（SA1）放大从所选择的第一存储单元施加到所述第一或第三位线的电压，并且第二读出放大器（SA2）放大从所选择的第二存储器单元施加到第二或第四位线的电压。

公开(公告)号：US4456939A

公开(公告)日：1984-06-26

申请号：US261298

申请日：1981-05-07

申请人： Hideyuki Ozaki ,  Kazuyasu Fujishima

发明人： Hideyuki Ozaki ,  Kazuyasu Fujishima

IPC分类号： H03K17/08 ,  H03K17/0812 ,  H02H3/20

CPC分类号： H03K17/08122 ,  H01L2924/0002

摘要： An input protective circuit of MIS type device is used by applying reverse bias voltage to a semiconductor substrate and a variable-conductivity element is connected between the input terminal of the MIS type device and the ground so that the input terminal is in conductive state to the ground when the reverse bias voltage is not applied to the semiconductor substrate and the input terminal is in non-conductive state to the ground when the reverse bias voltage is applied to the semiconductor substrate.

摘要翻译： 通过向半导体衬底施加反向偏压来使用MIS型器件的输入保护电路，并且可变导电元件连接在MIS型器件的输入端子与地之间，使得输入端子处于导通状态 当反向偏置电压施加到半导体衬底时，当反向偏置电压未施加到半导体衬底并且输入端子处于非导通状态时，接地。

公开(公告)号：US4243897A

公开(公告)日：1981-01-06

申请号：US901258

申请日：1978-04-28

申请人： Kazuyasu Fujishima ,  Michihiro Yamada ,  Kouichi Nagasawa

发明人： Kazuyasu Fujishima ,  Michihiro Yamada ,  Kouichi Nagasawa

IPC分类号： G11C27/04 ,  G11C19/28 ,  G11C19/36 ,  H01L21/339 ,  H01L29/417 ,  H01L29/762 ,  H01L29/768 ,  H01L29/78

CPC分类号： G11C19/285 ,  G11C19/36 ,  H01L29/76808

摘要： The single input gate electrode in a conventional CCD shift register is replaced by four spaced electrodes. The fourth electrode adjacent to the first transfer electrode has an area larger than that of the second electrode which always has a DC voltage applied thereto. Three driving pulses are applied in a predetermined sequence to the first, third and fourth electrodes while the two bit values of 2-bit information are written into the register and a charge is accumulated directly under the fourth input gate electrode at one of four levels as determined by the combination of the write bit values. Then the accumulated charge is stepwise transferred in the same manner as in conventional CCD shift registers.

摘要翻译： 常规CCD移位寄存器中的单输入栅电极由四个隔开的电极代替。 与第一转印电极相邻的第四电极的面积大于施加有直流电压的第二电极的面积。 将三个驱动脉冲以预定的顺序施加到第一，第三和第四电极，同时将2位信息的两个位值写入寄存器，并且在四级输入栅极之前直接在第四输入栅电极下积累电荷， 由写位值的组合决定。 然后以与常规CCD移位寄存器相同的方式逐步传送累积电荷。

公开(公告)号：USRE35141E

公开(公告)日：1996-01-09

申请号：US142931

申请日：1993-10-29

申请人： Hideyuki Ozaki ,  Kazuyasu Fujishima ,  Kazuhiro Shimotori

发明人： Hideyuki Ozaki ,  Kazuyasu Fujishima ,  Kazuhiro Shimotori

IPC分类号： G11C11/417 ,  G05F3/20 ,  G11C5/14 ,  G11C11/34 ,  G11C11/4074 ,  G11C11/408 ,  H01L21/822 ,  H01L27/04 ,  H01L27/10 ,  H03K19/094 ,  G11C7/00

CPC分类号： G11C5/146 ,  G05F3/205 ,  G11C11/4074

摘要： The disclosure described a substrate bias generating circuit in which an internal RAS (Row Address Strobe) signal and an internal CAS (Column Address Strobe) signal, both of which are synchronized with an external RAS signal and external CAS supplied from outside in addition to self-oscillator, activate circuits .[.comprising.]. .Iadd.including .Iaddend.capacitors and rectifying elements respectively so as to reduce wattage dissipation thereof during holding time of RAM and be obtained increased charge pump current during operation thereof.

摘要翻译： 本公开描述了一种衬底偏置产生电路，其中内部＆上行＆行（行地址选通）信号和内部CAS（列地址选通）信号，两者都与外部＆上行＆R信号和从外部提供的外部＆upbar＆C同步 除了自振荡器之外，分别包括电容器和整流元件的电路[包括]，以便在RAM的保持时间期间降低功率消耗，并且在其操作期间获得增加的电荷泵电流。

公开(公告)号：US4839864A

公开(公告)日：1989-06-13

申请号：US163015

申请日：1988-03-02

申请人： Kazuyasu Fujishima

发明人： Kazuyasu Fujishima

IPC分类号： G11C29/00 ,  G11C29/04 ,  H01L27/10

CPC分类号： G11C29/80

摘要： A semiconductor memory device comprises a plurality of memory cells arranged in a plurality of rows and columns, a plurality of row decoders for selecting one row of the plurality of rows, spare memory cells arranged in one row and a spare decoder for selecting the spare memory cells arranged in the one row. Each of the row decoders comprises a link element which can be melted by a laser beam. A plurality of decoder state determining logical circuits are provided corresponding to the plurality of row decoders. If and when a defective memory cell exists of the memory cells arranged in one row corresponding to each of the row decoders, the link element in the row decoder is melted in advance. When the row decoder having the link element melted in advance is selected by address signals, a corresponding decoder state determining logical circuit generates an SEE signal. The spare decoder is selected in place of the row decoder by the SEE signal.

摘要翻译： 一种半导体存储器件，包括以多行排列的多个存储单元，多行行解码器，用于选择多行中的一行，排列成一行的备用存储单元和用于选择备用存储器的备用解码器 细胞排列在一排。 行解码器中的每一个包括能够被激光束熔化的连接元件。 对应于多个行解码器提供多个解码器状态确定逻辑电路。 如果存在与排列在与行解码器中的每行相对应的一行中的存储单元存在缺陷存储单元的情况下，行解码器中的链接元件预先熔化。 当通过地址信号选择具有预先熔化的链接元件的行解码器时，对应的解码器状态确定逻辑电路产生SEE信号。 通过SEE信号来选择备用解码器来代替行解码器。

公开(公告)号：US4833650A

公开(公告)日：1989-05-23

申请号：US34094

申请日：1987-04-02

申请人： Kazutoshi Hirayama ,  Hideyuki Ozaki ,  Kazuyasu Fujishima ,  Hideto Hidaka

发明人： Kazutoshi Hirayama ,  Hideyuki Ozaki ,  Kazuyasu Fujishima ,  Hideto Hidaka

IPC分类号： G11C11/401 ,  G11C7/10 ,  G11C7/22 ,  G11C11/4096

CPC分类号： G11C7/22 ,  G11C11/4096 ,  G11C7/1033 ,  G11C7/1045

摘要： A semiconductor memory device includes a plurality of operation mode control circuits provided on a memory chip of the device for respectively executing a corresponding plurality of writing/reading operation modes including at least a static column mode, a high speed page mode and a nibble mode, and a plurality of operation mode selection circuits provided on the memory chip, each of the operation mode selection circuits having a fuse element and a bonding pad for selecting one of the plurality of the operation mode control circuits when the fuse element is cut off or the bonding pad is selectively wired, so that various functions can be selectively effected on the same chip.

摘要翻译： 半导体存储器件包括设置在该器件的存储器芯片上的多个操作模式控制电路，用于分别执行至少包括静态列模式，高速页模式和半字节模式的对应多个写/读操作模式， 以及设置在所述存储芯片上的多个操作模式选择电路，每个所述操作模式选择电路具有熔丝元件和用于在所述熔丝元件被切断时选择所述多个所述操作模式控制电路中的一个的焊盘， 接合焊盘是有选择地布线的，从而可以在同一芯片上选择性地实现各种功能。

公开(公告)号：US4736343A

公开(公告)日：1988-04-05

申请号：US929370

申请日：1986-11-12

申请人： Hideto Hidaka ,  Kazuyasu Fujishima ,  Masaki Kumanoya ,  Hideshi Miyatake ,  Katsumi Dosaka ,  Yasuhiro Konishi

发明人： Hideto Hidaka ,  Kazuyasu Fujishima ,  Masaki Kumanoya ,  Hideshi Miyatake ,  Katsumi Dosaka ,  Yasuhiro Konishi

IPC分类号： G11C11/409 ,  G11C7/12 ,  G11C11/4094 ,  G11C11/24

CPC分类号： G11C11/4094 ,  G11C7/12

摘要： 44Gate potentials of transistors Q.sub.R0 and Q.sub.R1 provided in an active pull-up circuit APo are always controlled to be appropriate values by a clock signal .phi..sub.p. As a result, reverse flow of electric charge from a capacitor C.sub.R0 or C.sub.R1 to a bit line LB or BL can be prevented and unfavorable influence due to such reverse flow of electric charge can be avoided in operation of the active pull-up circuit APo.

摘要翻译： 在主动上拉电路APo中提供的晶体管QR0和QR1的栅极电位总是通过时钟信号phi被控制为适当的值。 结果，可以防止从电容器CR0或CR1到位线LB或＆amp; upbar＆B的电荷的反向流动，并且在有源上拉电路APo的操作中可以避免由于这种反向电荷的不利影响 。

公开(公告)号：US4730320A

公开(公告)日：1988-03-08

申请号：US825869

申请日：1986-02-04

申请人： Hideto Hidaka ,  Kazuyasu Fujishima ,  Masaki Kumanoya ,  Hideshi Miyatake ,  Katsumi Dosaka ,  Tsutomu Yoshihara

发明人： Hideto Hidaka ,  Kazuyasu Fujishima ,  Masaki Kumanoya ,  Hideshi Miyatake ,  Katsumi Dosaka ,  Tsutomu Yoshihara

IPC分类号： G06F11/10 ,  G06F11/267

CPC分类号： G06F11/2215 ,  G06F11/1008 ,  G06F11/1076

摘要： A semiconductor memory device comprises a data input switching circuit (20) connected between the output side of a write check bit generating circuit (2) and the input side of a check bit memory cell array (32), a data output switching circuit (30) connected to the input side of an address decoder (9), and an address switching circuit (10) connected to the output side of the address decoder (9). When a test mode is entered, the data input switching circuit (2), data output switching circuit (30) and address switching circuit (10) connect a data input signal line (l), data output signal line (m) and address signal line (n), respectively, to the check bit memory cell array (32), enabling the check bit memory cell array (32) to be accessed from the outside.

摘要翻译： 半导体存储器件包括连接在写入校验位产生电路（2）的输出侧和校验位存储单元阵列（32）的输入侧之间的数据输入切换电路（20），数据输出切换电路（30） ）和连接到地址解码器（9）的输出侧的地址切换电路（10）。 当输入测试模式时，数据输入切换电路（2），数据输出切换电路（30）和地址切换电路（10）连接数据输入信号线（l），数据输出信号线（m）和地址信号 （n）分配给校验位存储单元阵列（32），从而能够从外部访问校验位存储单元阵列（32）。