公开(公告)号：US07339813B2

公开(公告)日：2008-03-04

申请号：US10957298

申请日：2004-09-30

申请人： Sheng Teng Hsu

发明人： Sheng Teng Hsu

IPC分类号： G11C11/00 ,  G11C11/15

CPC分类号： G11C13/0011

摘要： A complementary resistive memory structure is provided comprising a common source electrode and a first electrode separated from the common source electrode by resistive memory material; and a second electrode adjacent to the first electrode and separated from the common source electrode by resistive memory material, along with accompanying circuitry and methods of programming and reading the complementary resistive memory structure.

摘要翻译： 提供了一种互补电阻存储器结构，其包括公共源电极和通过电阻式存储器材料与公共源电极分离的第一电极; 以及与第一电极相邻并且通过电阻性存储器材料与公共源电极分离的第二电极，以及编程和读取互补电阻性存储器结构的附带电路和方法。

公开(公告)号：US07329548B2

公开(公告)日：2008-02-12

申请号：US11215521

申请日：2005-08-30

申请人： Tingkai Li ,  Sheng Teng Hsu ,  Bruce D. Ulrich

发明人： Tingkai Li ,  Sheng Teng Hsu ,  Bruce D. Ulrich

IPC分类号： H01L21/00 ,  H01L21/338 ,  H01L21/8242

CPC分类号： H01L21/28291 ,  H01L29/66583 ,  H01L29/78

摘要： A method of fabricating a conductive metal oxide gate ferroelectric memory transistor includes forming an oxide layer a substrate and removing the oxide layer in a gate area; depositing a conductive metal oxide layer on the oxide layer and on the exposed gate area; depositing a titanium layer on the metal oxide layer; patterning and etching the titanium layer and the metal oxide layer to remove the titanium layer and the metal oxide layer from the substrate except in the gate area; depositing, patterning and etching an oxide layer to form a gate trench; depositing and etching a barrier insulator layer to form a sidewall barrier in the gate trench; removing the titanium layer from the gate area; depositing, smoothing and annealing a ferroelectric layer in the gate trench; depositing, patterning and etching a top electrode; and completing the conductive metal oxide gate ferroelectric memory transistor.

摘要翻译： 一种制造导电金属氧化物栅极铁电存储晶体管的方法，包括：在衬底上形成氧化物层并去除栅极区域中的氧化物层; 在氧化物层和暴露的栅极区上沉积导电金属氧化物层; 在所述金属氧化物层上沉积钛层; 图案化和蚀刻钛层和金属氧化物层以除去栅极区域之外的基板以除去钛层和金属氧化物层; 沉积，图案化和蚀刻氧化物层以形成栅极沟槽; 沉积和蚀刻阻挡绝缘体层以在栅极沟槽中形成侧壁势垒; 从栅极区域去除钛层; 沉积，平滑和退火栅极沟槽中的铁电层; 沉积，图案化和蚀刻顶部电极; 并完成导电金属氧化物栅极铁电存储晶体管。

公开(公告)号：US07320897B2

公开(公告)日：2008-01-22

申请号：US11090386

申请日：2005-03-23

申请人： Sheng Teng Hsu ,  Tingkai Li ,  Wei-Wei Zhuang

发明人： Sheng Teng Hsu ,  Tingkai Li ,  Wei-Wei Zhuang

IPC分类号： H01L21/66

CPC分类号： H01L33/08 ,  B82Y20/00 ,  H01L33/18 ,  H01L33/24 ,  H01L33/34 ,  H01L33/502 ,  Y10S977/834

摘要： A nanotip electroluminescence (EL) diode and a method are provided for fabricating said device. The method comprises: forming a plurality of Si nanotip diodes; forming a phosphor layer overlying the nanotip diode; and, forming a top electrode overlying the phosphor layer. The nanotip diodes are formed by: forming a Si substrate with a top surface; forming a Si p-well; forming an n+ layer of Si, having a thickness in the range of 30 to 300 nanometers (nm) overlying the Si p-well; forming a reactive ion etching (RIE)-induced polymer grass overlying the substrate top surface; using the RIE-induced polymer grass as a mask, etching areas of the substrate not covered by the mask; and, forming the nanotip diodes in areas of the substrate covered by the mask.

摘要翻译： 提供了一种纳米末端电致发光（EL）二极管和一种用于制造所述器件的方法。 该方法包括：形成多个Si纳米二极管; 形成覆盖所述纳米二极管的磷光体层; 并且形成覆盖磷光体层的顶部电极。 纳米二极管通过以下方式形成：形成具有顶表面的Si衬底; 形成Si对孔; 形成层叠Si层的厚度为30〜300纳米（nm）的Si的n +层; 形成覆盖在衬底顶表面上的反应离子蚀刻（RIE）诱导的聚合物草; 使用RIE诱导的聚合物草作为掩模，蚀刻未被掩模覆盖的基底的区域; 以及在由掩模覆盖的衬底的区域中形成纳米二极管二极管。

公开(公告)号：US07256465B2

公开(公告)日：2007-08-14

申请号：US10761704

申请日：2004-01-21

申请人： Tingkai Li ,  Sheng Teng Hsu ,  Bruce D. Ulrich

发明人： Tingkai Li ,  Sheng Teng Hsu ,  Bruce D. Ulrich

IPC分类号： H01L21/336 ,  H01L29/94

CPC分类号： H01L29/66545 ,  H01L29/1054 ,  H01L29/26 ,  H01L29/6659 ,  H01L29/66651 ,  H01L29/7833

摘要： An ultra-shallow surface channel MOS transistor and method for fabricating the same have been provided. The method comprises: forming CMOS source and drain regions, and an intervening well region; depositing a surface channel on the surface overlying the well region; forming a high-k dielectric overlying the surface channel; and, forming a gate electrode overlying the high-k dielectric. Typically, the surface channel is a metal oxide, and may be one of the following materials: indium oxide (In2O3), ZnO, RuO, ITO, or LaX-1SrXCoO3. In some aspects, the method further comprises: depositing a placeholder material overlying the surface channel; and, etching the placeholder material to form a gate region overlying the surface channel. In one aspect, the high-k dielectric is deposited prior to the deposition of the placeholder material. Alternately, the high-k dielectric is deposited following the etching of the placeholder material.

摘要翻译： 提供了一种超浅表面沟道MOS晶体管及其制造方法。 该方法包括：形成CMOS源极和漏极区域以及中间阱区域; 在覆盖所述阱区域的表面上沉积表面通道; 形成覆盖表面通道的高k电介质; 并形成覆盖高k电介质的栅电极。 通常，表面通道是金属氧化物，并且可以是以下材料之一：氧化铟（In 2 O 3），ZnO，RuO，ITO或LaX-1SrXCoO 3。 在一些方面，所述方法还包括：沉积覆盖所述表面通道的占位符材料; 并且蚀刻占位符材料以形成覆盖表面通道的栅极区域。 在一个方面，高k电介质沉积在占位符材料的沉积之前。 或者，在占位符材料的蚀刻之后沉积高k电介质。

公开(公告)号：US07233036B1

公开(公告)日：2007-06-19

申请号：US11499081

申请日：2006-08-04

申请人： Sheng Teng Hsu ,  Jong-Jan Lee

发明人： Sheng Teng Hsu ,  Jong-Jan Lee

IPC分类号： H01L31/62 ,  H01L31/113

CPC分类号： H01L27/14647 ,  H01L27/14603 ,  H01L27/14632 ,  H01L27/14645 ,  H01L27/14683 ,  H01L27/14689

摘要： A double-junction complimentary metal-oxide-semiconductor (CMOS) filterless color imager cell is provided. The imager cell is fabricated from a silicon-on-insulator (SOI) substrate including a silicon (Si) substrate, a silicon dioxide insulator overlying the substrate, and a Si top layer overlying the insulator. A photodiode set is formed in the SOI substrate, including a first and second photodiode formed as a double-junction structure in the Si substrate. A third photodiode is formed in the Si top layer. A (imager sensing) transistor set is formed in the top Si layer. The transistor set is connected to the photodiode set and detects an independent output signal for each photodiode. The transistor set may be an eight-transistor (8T), a nine-transistor (9T), or an eleven-transistor (11T) cell.

摘要翻译： 提供了一种双结互补金属氧化物半导体（CMOS）无滤色彩色成像单元。 成像器单元由包括硅（Si）衬底，覆盖衬底的二氧化硅绝缘体和覆盖绝缘体的Si顶层的绝缘体上硅（SOI）衬底制造。 在SOI衬底中形成光电二极管组，包括在Si衬底中形成为双结结构的第一和第二光电二极管。 在Si顶层中形成第三光电二极管。 在顶部Si层中形成A（成像器感测）晶体管组。 晶体管组连接到光电二极管组，并检测每个光电二极管的独立输出信号。 晶体管组可以是八晶体管（8T），九晶体管（9T）或十一晶体管（11T）单元。

公开(公告)号：US07208372B2

公开(公告)日：2007-04-24

申请号：US11039544

申请日：2005-01-19

申请人： Sheng Teng Hsu ,  Fengyan Zhang ,  Gregory M. Stecker ,  Robert A. Barrowcliff

发明人： Sheng Teng Hsu ,  Fengyan Zhang ,  Gregory M. Stecker ,  Robert A. Barrowcliff

IPC分类号： H01L21/06 ,  H01L21/461

CPC分类号： H01L27/101 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/1273 ,  H01L45/147 ,  H01L45/16 ,  H01L45/1675

摘要： A non-volatile memory resistor cell with a nanotip electrode, and corresponding fabrication method are provided. The method comprises: forming a first electrode with nanotips; forming a memory resistor material adjacent the nanotips; and, forming a second electrode adjacent the memory resistor material, where the memory resistor material is interposed between the first and second electrodes. Typically, the nanotips are iridium oxide (IrOx) and have a tip base size of about 50 nanometers, or less, a tip height in the range of 5 to 50 nm, and a nanotip density of greater than 100 nanotips per square micrometer. In one aspect, the substrate material can be silicon, silicon oxide, silicon nitride, or a noble metal. A metalorganic chemical vapor deposition (MOCVD) process is used to deposit Ir. The IrOx nanotips are grown from the deposited Ir.

摘要翻译： 提供了具有纳米尖端电极的非易失性存储器电阻单元及相应的制造方法。 该方法包括：形成具有纳米尖端的第一电极; 在所述纳米尖端附近形成记忆电阻材料; 并且形成与所述存储电阻材料相邻的第二电极，其中所述存储电阻材料置于所述第一和第二电极之间。 通常，纳米针是氧化铱（IrOx），并且具有约50纳米或更小的尖端基底尺寸，在5至50nm范围内的尖端高度，以及每平方微米大于100纳米尖端的纳米密度密度。 一方面，衬底材料可以是硅，氧化硅，氮化硅或贵金属。 使用金属有机化学气相沉积（MOCVD）工艺沉积Ir。 IrOx纳米尖端从沉积的Ir生长。

公开(公告)号：US20060284281A1

公开(公告)日：2006-12-21

申请号：US11510427

申请日：2006-08-24

申请人： Sheng Teng Hsu

发明人： Sheng Teng Hsu

IPC分类号： H01L29/00

CPC分类号： H01L27/0688 ,  H01L27/101 ,  H01L27/24

摘要： A method of fabricating a multi-level 3D memory array includes: preparing a wafer and peripheral circuits thereon; layers of metal, memory resistor material, and metal are deposited, patterned and etched. The steps of the method of the invention are repeated for N levels of a memory array.

摘要翻译： 制造多级3D存储器阵列的方法包括：在其上制备晶片和外围电路; 金属层，记忆电阻材料和金属层被沉积​​，图案化和蚀刻。 对存储器阵列的N个级别重复本发明的方法的步骤。

公开(公告)号：US20060220724A1

公开(公告)日：2006-10-05

申请号：US10625647

申请日：2003-07-22

申请人： Sheng Teng Hsu

发明人： Sheng Teng Hsu

IPC分类号： H03L5/00

CPC分类号： G11C16/3436 ,  G11C11/5678 ,  G11C11/5685 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/0064 ,  G11C13/0069 ,  G11C2013/0073 ,  G11C2211/5634 ,  G11C2213/31

摘要： Using programmable resistance material for a matching resistor, a resistor trimming circuit is designed to reversibly trim a matching resistor to match a reference resistor. The programmable resistance materials such as metal-amorphous silicon metal materials, phase change materials or perovskite materials are typically used in resistive memory devices and have the ability to change the resistance reversibly and repeatably with applied electrical pulses. The present invention reversible resistor trimming circuit comprises a resistance bridge network of a matching resistor and a reference resistor to provide inputs to a comparator circuit for generating a comparing signal indicative of the resistance difference. This comparing signal can be used to control a feedback circuit to provide appropriate electrical pulses to the matching resistor to modify the resistance of the matching resistor to match that of the reference resistor.

摘要翻译： 使用可编程电阻材料进行匹配电阻，电阻微调电路设计为可逆地修整匹配电阻以匹配参考电阻。 诸如金属非晶硅金属材料，相变材料或钙钛矿材料的可编程电阻材料通常用于电阻存储器件中，并且具有通过施加的电脉冲可逆地和可重复地改变电阻的能力。 本发明的可逆电阻微调电路包括匹配电阻器的电阻桥网络和参考电阻器，以向比较器电路提供输入，以产生指示电阻差的比较信号。 该比较信号可用于控制反馈电路以向匹配电阻器提供适当的电脉冲以修改匹配电阻器的电阻以匹配参考电阻器的电阻。

公开(公告)号：US07053001B2

公开(公告)日：2006-05-30

申请号：US10676983

申请日：2003-09-30

申请人： Tingkai Li ,  Sheng Teng Hsu ,  Bruce Dale Ulrich

发明人： Tingkai Li ,  Sheng Teng Hsu ,  Bruce Dale Ulrich

IPC分类号： H01I21/302

CPC分类号： H01L21/31122 ,  H01L21/28291 ,  H01L21/2855 ,  H01L21/32051

摘要： A method of selective etching a metal oxide layer for fabrication of a ferroelectric device includes preparing a silicon substrate, including forming an oxide layer thereon; depositing a layer of metal or metal oxide thin film on the substrate; patterning and selectively etching the metal or metal oxide thin film without substantially over etching into the underlying oxide layer; depositing a layer of ferroelectric material; depositing a top electrode on the ferroelectric material; and completing the ferroelectric device.

摘要翻译： 选择性蚀刻用于制造铁电体器件的金属氧化物层的方法包括制备硅衬底，包括在其上形成氧化物层; 在衬底上沉积一层金属或金属氧化物薄膜; 图案化和选择性地蚀刻金属或金属氧化物薄膜，而基本上不会过度蚀刻到下面的氧化物层中; 沉积一层铁电材料; 在铁电材料上沉积顶部电极; 并完成铁电器件。

公开(公告)号：US07029982B1

公开(公告)日：2006-04-18

申请号：US10971387

申请日：2004-10-21

申请人： Wei-Wei Zhuang ,  David R. Evans ,  Fengyan Zhang ,  Sheng Teng Hsu

发明人： Wei-Wei Zhuang ,  David R. Evans ,  Fengyan Zhang ,  Sheng Teng Hsu

IPC分类号： H01L21/20

CPC分类号： H01L45/1608 ,  C23C18/1216 ,  C23C18/1225 ,  C23C18/1283 ,  C23C18/1295 ,  H01L21/31691 ,  H01L28/20 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/147

摘要： A method of fabricating a doped-PCMO thin film layer includes preparing a PCMO precursor solution having a transition metal additive therein; and spin-coating the doped-PCMO spin-coating solution onto a wafer.

摘要翻译： 制造掺杂PCMO薄膜层的方法包括制备其中具有过渡金属添加剂的PCMO前体溶液; 并将掺杂的PCMO旋涂溶液旋涂到晶片上。