公开(公告)号：US07613044B2

公开(公告)日：2009-11-03

申请号：US11950811

申请日：2007-12-05

申请人： Nian Yang ,  Boon-Aik Ang ,  Yonggang Wu ,  Guowei Wang ,  Fan Wan Lai

发明人： Nian Yang ,  Boon-Aik Ang ,  Yonggang Wu ,  Guowei Wang ,  Fan Wan Lai

IPC分类号： G11C11/34 ,  G11C16/04 ,  G11C16/06 ,  G11C7/10

CPC分类号： G11C7/1039 ,  G11C8/08 ,  G11C16/0475 ,  G11C16/0491 ,  G11C16/08 ,  G11C16/30 ,  G11C2207/2245

摘要： A method and apparatus are provided for high performance, high voltage memory operations on selected memory cells (200) of a semiconductor memory device (100). A high voltage generator (106) during program or erase operations provides a continuous high voltage level (702) on selected word lines (502) and maintains a continuous high voltage level supply to a bit line decoder (120) which sequentially provides the high voltage level (706) to a first portion of bit lines (504) and discharges (708) those bit lines (504) before providing the high voltage level to a second portion (710). For additional improvements to program operations, the high voltage generator (106) decouples high voltages provided to the word lines (502) and the bit lines (504) by providing a current flow control device (1208) therebetween and provides a boosting voltage at a time (1104) to overcome a voltage level drop (1102) resulting from a capacitor load associated with selected bit lines (504) and/or the bit line decoder (120) precharges (1716) a second portion of the bit lines (504) while providing a high voltage level to a first portion to program (1706) a first portion of memory cells (200). For improvements to read operations, whether dynamic reference cells (2002) are blank is determined by providing non-identically regulated high voltage levels from a first voltage source (2112) to the dynamic reference cells (2002) and from a second voltage source (2104) to static reference cells (2004) and, if the dynamic reference cells (2002) are not blank, reads selected memory cells (200) by providing identically regulated high voltage levels to the selected memory cells (200), the dynamic reference cells (2002) and the static reference cells (2004).

摘要翻译： 提供了一种用于在半导体存储器件（100）的选定存储单元（200）上进行高性能，高电压存储器操作的方法和装置。 在编程或擦除操作期间，高电压发生器（106）在所选择的字线（502）上提供连续的高电压电平（702），并且向位线解码器（120）保持连续的高电压电平供应，位线解码器（120）依次提供高电压 电平（706）到位线（504）的第一部分，并且在将高电压电平提供给第二部分（710）之前对那些位线（504）进行放电（708）。 为了对编程操作进一步改进，高电压发生器（106）通过在其间提供电流控制装置（1208）来解耦提供给字线（502）和位线（504）的高电压，并在 时间（1104）以克服由与所选位线（504）和/或位线解码器（120）相关联的电容器负载导致的电压电平下降（1102），所述位线（504）的第二部分预充电（1716） 同时向第一部分提供高电压电平以对存储单元（200）的第一部分进行编程（1706）。 为了改进读取操作，动态参考单元（2002）是空白的是通过从第一电压源（2112）到动态参考单元（2002）和从第二电压源（2104）提供非相同调节的高电压电平来确定的 ）到静态参考单元（2004），并且如果动态参考单元（2002）不为空白，则通过向所选择的存储单元（200），动态参考单元（200）提供相同调节的高电压电平来读取所选存储单元（200） 2002）和静态参考单元（2004）。

公开(公告)号：US07532518B2

公开(公告)日：2009-05-12

申请号：US11767622

申请日：2007-06-25

申请人： Nian Yang ,  Fan Wan Lai ,  Aaron Lee

发明人： Nian Yang ,  Fan Wan Lai ,  Aaron Lee

IPC分类号： G11C16/06

CPC分类号： G11C16/30 ,  G11C16/10

摘要： Systems and methodologies are provided herein for increasing operation speed uniformity in a flash memory device. Due to the characteristics of a typical flash memory array, memory cells in a memory array may experience distributed substrate resistance that increases as the distance of the memory cell from an edge of the memory array increases. This difference in distributed substrate resistance can vary voltages supplied to different memory cells in the memory array depending on their location, which can in turn cause non-uniformity in the speed of high voltage operations on the memory array such as programming. The systems and methodologies provided herein reduce this non-uniformity in operation speed by providing compensated voltage levels to memory cells in a memory array based at least in part on the location of each respective memory cell. For example, a compensated operation voltage can be provided that is higher near the center of the memory array and lower near an edge of the memory array, thereby lessening the effect of distributed substrate resistance and providing increased operation speed uniformity throughout the memory array.

摘要翻译： 本文提供的系统和方法用于提高闪存设备中的操作速度均匀性。 由于典型的闪存阵列的特征，存储器阵列中的存储器单元可能经历分布式衬底电阻，随着存储器单元与存储器阵列的边缘的距离增加而增加。 分布式基板电阻的这种差异可以根据其位置改变提供给存储器阵列中的不同存储单元的电压，这进而导致存储器阵列上的高电压操作的速度（例如编程）的不一致。 本文提供的系统和方法通过至少部分地基于每个相应存储器单元的位置，通过向存储器阵列中的存储器单元提供补偿的电压电平来降低操作速度的不均匀性。 例如，可以提供补偿操作电压，其在存储器阵列的中心附近较高，并且在存储器阵列的边缘附近较低，从而减小分布式衬底电阻的影响并且提供整个存储器阵列中的增加的操作速度均匀性。

公开(公告)号：US20090119447A1

公开(公告)日：2009-05-07

申请号：US11935717

申请日：2007-11-06

申请人： Aaron Lee ,  Nian Yang ,  Jiani Zhang

发明人： Aaron Lee ,  Nian Yang ,  Jiani Zhang

IPC分类号： G06F12/00

CPC分类号： G11C16/0416 ,  G11C11/5635 ,  G11C16/16 ,  G11C16/24 ,  G11C16/3418 ,  G11C16/3427

摘要： Systems and/or methods that facilitate discharging bit lines (BL) associated with memory arrays in nonvolatile memory at a controlled rate are presented. A discharge component facilitates discharging the BL at a desired rate thus preventing the “hot switching” phenomenon from occurring within a y-decoder component(s) associated with the nonvolatile memory. The discharge component can be comprised of, in part, a discharge transistor component that controls the rate of BL discharge wherein the gate voltage of the discharge transistor component can be controlled by a discharge controller component. The rate of BL discharge can be determined by the size of discharge transistor component used in the design, the strength and/or size of the y-decoder component, the number of erase errors that occur for a particular memory device, and/or other factors in order to facilitate preventing hot switching from occurring.

摘要翻译： 提出了有助于以受控的速率放电与非易失性存储器中的存储器阵列相关联的位线（BL）的系统和/或方法。 放电元件有助于以期望的速率放电BL，从而防止在与非易失性存储器相关联的y解码器组件内发生“热切换”现象。 放电部件可以部分地由控制BL放电速率的放电晶体管部件组成，其中放电晶体管部件的栅极电压可以由放电控制器部件控制。 BL放电的速率可以由设计中使用的放电晶体管组件的大小，y解码器组件的强度和/或尺寸，特定存储器件发生的擦除错误的数量和/或其他 因素，以便于防止发生热切换。

公开(公告)号：US20080316830A1

公开(公告)日：2008-12-25

申请号：US11767622

申请日：2007-06-25

申请人： Nian Yang ,  Fan Wan Lai ,  Aaron Lee

发明人： Nian Yang ,  Fan Wan Lai ,  Aaron Lee

IPC分类号： G11C7/00

CPC分类号： G11C16/30 ,  G11C16/10

摘要： Systems and methodologies are provided herein for increasing operation speed uniformity in a flash memory device. Due to the characteristics of a typical flash memory array, memory cells in a memory array may experience distributed substrate resistance that increases as the distance of the memory cell from an edge of the memory array increases. This difference in distributed substrate resistance can vary voltages supplied to different memory cells in the memory array depending on their location, which can in turn cause non-uniformity in the speed of high voltage operations on the memory array such as programming. The systems and methodologies provided herein reduce this non-uniformity in operation speed by providing compensated voltage levels to memory cells in a memory array based at least in part on the location of each respective memory cell. For example, a compensated operation voltage can be provided that is higher near the center of the memory array and lower near an edge of the memory array, thereby lessening the effect of distributed substrate resistance and providing increased operation speed uniformity throughout the memory array.

摘要翻译： 本文提供的系统和方法用于提高闪存设备中的操作速度均匀性。 由于典型的闪存阵列的特征，存储器阵列中的存储器单元可能经历分布式衬底电阻，随着存储器单元与存储器阵列的边缘的距离增加而增加。 分布式基板电阻的这种差异可以根据其位置改变提供给存储器阵列中的不同存储单元的电压，这进而导致存储器阵列上的高电压操作的速度（例如编程）的不一致。 本文提供的系统和方法通过至少部分地基于每个相应存储器单元的位置，通过向存储器阵列中的存储器单元提供补偿的电压电平来降低操作速度的不均匀性。 例如，可以提供补偿操作电压，其在存储器阵列的中心附近较高，并且在存储器阵列的边缘附近较低，从而减小分布式衬底电阻的影响并且提供整个存储器阵列中的增加的操作速度均匀性。

公开(公告)号：US20080151639A1

公开(公告)日：2008-06-26

申请号：US11613383

申请日：2006-12-20

申请人： Nian Yang ,  Yonggang Wu ,  Aaron Lee ,  Wei Daisy Cai

发明人： Nian Yang ,  Yonggang Wu ,  Aaron Lee ,  Wei Daisy Cai

IPC分类号： G11C16/32

CPC分类号： G11C16/12

摘要： A semiconductor memory device (104) selectably connectable to an external high voltage power supply (122) is provided. The semiconductor memory device (104) includes a switch (314), a detector (316) and a timing device (318). The switch (314) is connected to external voltage supply signals and selectably couples the external voltage supply signals to memory cells (305) of the semiconductor memory device (104) for memory operations thereof. The external voltage supply signals including a high voltage signal (412) provided from the external high voltage power supply (122) and an operational voltage signal Vcc (402). The detector (316) is connected to the external voltage supply signals for generating a timer activation signal (404) in response to detecting an operational voltage power-on period. The timing device (318) signals the switch (314) to decouple the high voltage signal (412) and the operational voltage signal (402) from the memory cells (305) in response to the timer activation signal (404) and to recouple the high voltage signal (412) and the operational voltage signal (402) to the memory cells (305) a time delay interval thereafter. The time delay interval is determined in response to the high voltage signal (412).

摘要翻译： 提供可选择地连接到外部高压电源（122）的半导体存储器件（104）。 半导体存储器件（104）包括开关（314），检测器（316）和定时装置（318）。 开关（314）连接到外部电压源信号，并且可选择地将外部电压供应信号耦合到半导体存储器件（104）的存储单元（305），用于存储器操作。 包括从外部高压电源（122）提供的高电压信号（412）的外部电压供给信号和操作电压信号Vcc（402）。 检测器（316）连接到外部电压源信号，以响应于检测到工作电压通电周期而产生定时器激活信号（404）。 定时装置（318）响应于定时器启动信号（404），向开关314通知高压信号412和操作电压信号402与存储单元305的耦合， 高电压信号（412）和操作电压信号（402）到其后的时间延迟区间。 响应于高电压信号确定时间延迟间隔（412）。

公开(公告)号：US20080144391A1

公开(公告)日：2008-06-19

申请号：US11639935

申请日：2006-12-15

申请人： Nian Yang ,  Yonggang Wu ,  Tien-Chun Yang

发明人： Nian Yang ,  Yonggang Wu ,  Tien-Chun Yang

IPC分类号： G11C16/10

CPC分类号： G11C16/3404 ,  G11C16/0475

摘要： One embodiment of the invention relates to a method for accessing a memory cell. In this method, at least one bit of the memory cell is erased. After erasing the at least one bit, a soft program operation is performed to bias the memory cell thereby improving the reliability of data stored in the memory cell.Other methods and systems are also disclosed.

摘要翻译： 本发明的一个实施例涉及访问存储器单元的方法。 在该方法中，擦除存储单元的至少一位。 在擦除至少一个位之后，执行软编程操作以偏置存储器单元，从而提高存储在存储单元中的数据的可靠性。 还公开了其它方法和系统。

公开(公告)号：US07352626B1

公开(公告)日：2008-04-01

申请号：US11212614

申请日：2005-08-29

申请人： Yonggang Wu ,  Guowei Wang ,  Nian Yang ,  Aaron Lee

发明人： Yonggang Wu ,  Guowei Wang ,  Nian Yang ,  Aaron Lee

IPC分类号： G11C11/34 ,  G11C7/00

CPC分类号： G11C5/14

摘要： A voltage regulator may include an operational-amplifier section, a capacitor connected to an output of the operational-amplifier section, and a switch configured to connect the capacitor to a voltage supply. The switch is configured to charge the capacitor before activating the operational-amplifier section. The capacitor is configured to store charge to supplement current being supplied from the operational-amplifier section. The voltage regulator may be used to supply power to non-volatile memory cells.

摘要翻译： 电压调节器可以包括运算放大器部分，连接到运算放大器部分的输出的电容器和被配置为将电容器连接到电压源的开关。 开关被配置为在激活运算放大器部分之前对电容器充电。 电容器被配置为存储电荷以补充从运算放大器部分提供的电流。 电压调节器可以用于向非易失性存储单元供电。

公开(公告)号：US20070284609A1

公开(公告)日：2007-12-13

申请号：US11423649

申请日：2006-06-12

申请人： Boon-Aik Ang ,  Nian Yang ,  Yonggang Wu

发明人： Boon-Aik Ang ,  Nian Yang ,  Yonggang Wu

IPC分类号： H01L29/74

CPC分类号： G11C16/30 ,  G11C5/145 ,  H02M3/07

摘要： A method and apparatus are provided for improved power conservation in a semiconductor device (100) which includes a high voltage generating circuit (200) such as a drain pump. The operation frequency of the drain pump (200) is controlled in response to the high voltage level detected at the output thereof. In addition, highly efficient operation of the drain pump (200) can be achieved by enabling and disabling the drain pump (200) in response to the high voltage level to provide an output signal at a relatively constant high voltage level. The drain pump (200) is enabled in response to a high voltage detector (202, 402, 502) detecting a high voltage level lower than a first predetermined voltage level and is disabled in response to detecting a voltage level higher than a second predetermined voltage level, the second predetermined voltage level being higher than the first predetermined voltage level.

摘要翻译： 提供了一种用于在包括诸如排水泵的高电压产生电路（200）的半导体器件（100）中改善功率节省的方法和装置。 排水泵（200）的运转频率根据其输出端检测到的高电压电平进行控制。 此外，可以通过响应于高电压电平启用和禁用排水泵（200）来实现排水泵（200）的高效率操作，以在相对恒定的高电压电平提供输出信号。 响应于检测到低于第一预定电压电平的高电压电平的高电压检测器（202,402,502）响应于检测到高于第二预定电压的电压电平而禁用排水泵（200） 电平，第二预定电压电平高于第一预定电压电平。

公开(公告)号：US06856160B1

公开(公告)日：2005-02-15

申请号：US10166105

申请日：2002-06-10

申请人： Hyeon-Seag Kim ,  Amit P. Marathe ,  Nian Yang ,  Tien-Chun Yang

发明人： Hyeon-Seag Kim ,  Amit P. Marathe ,  Nian Yang ,  Tien-Chun Yang

IPC分类号： G01R31/26 ,  G01R31/28

CPC分类号： G01R31/287 ,  G01R31/2621 ,  G01R31/2879

摘要： A method of generating an operating condition projection corresponding to a predetermined lifetime for semiconductor devices is disclosed. The disclosed method includes collecting lifetime information from a plurality of semiconductor devices at more than one stress condition by inducing a predetermined drain-source voltage for each stress condition. The method also includes determining the median lifetime for semiconductor devices at each of the stress conditions. Further, the method includes calculating a lifetime at each stress condition at which a predetermined percentage of the devices will exceed and extrapolating the lifetime for devices used at operating conditions.

摘要翻译： 公开了一种产生对应于半导体器件的预定寿命的操作条件投影的方法。 所公开的方法包括通过针对每个应力条件诱发预定的漏极 - 源极电压来收集来自多个半导体器件的多于一个应力条件下的寿命信息。 该方法还包括在每个应力条件下确定半导体器件的中值寿命。 此外，该方法包括计算在预定百分比的装置将超过的每个应力条件下的寿命，并且对在操作条件下使用的装置的寿命进行推断。

公开(公告)号：US06825083B1

公开(公告)日：2004-11-30

申请号：US10126814

申请日：2002-04-19

申请人： Nian Yang ,  John Jianshi Wang ,  Xin Guo ,  Tien-Chun Yang

发明人： Nian Yang ,  John Jianshi Wang ,  Xin Guo ,  Tien-Chun Yang

IPC分类号： H01L21336

CPC分类号： H01L27/11526 ,  H01L27/105 ,  H01L27/11546

摘要： A method of semiconductor integrated circuit fabrication. Specifically, one embodiment of the present invention discloses a method for reducing shallow trench isolation (STI) corner recess of silicon in order to reduce STI edge thinning for peripheral thin gate transistor devices 480 in an integrated circuit 400 comprising flash memory devices 380, and both thick 390 and thin 480 gate transistor devices. The method begins by forming a tunnel oxide layer 310 over a semiconductor substrate 430 for the formation of the flash memory devices 380 (step 220). A mask 350 is formed over the thin gate transistor devices 480 to inhibit formation of a thick gate oxide layer 360 for the formation of the thick gate transistor devices 390 (step 230). The mask 350 reduces shallow trench isolation (STI) recess by eliminating removal of the thick gate oxide layer 360 before forming a thin oxide layer 410 for the thin gate transistor devices 480.

摘要翻译： 一种半导体集成电路制造方法。 具体地，本发明的一个实施例公开了一种用于减少硅的浅沟槽隔离（STI）角凹槽的方法，以便在包括闪存器件380的集成电路400中减少外围薄栅晶体管器件480的STI边缘变薄，以及两者 厚390和薄型480栅极晶体管器件。 该方法开始于在半导体衬底430上形成隧道氧化物层310以形成闪存器件380（步骤220）。 掩模350形成在薄栅极晶体管器件480上，以阻止形成厚栅极氧化物层360以形成厚栅极晶体管器件390（步骤230）。 掩模350通过在形成用于薄栅极晶体管器件480的薄氧化物层410之前消除厚栅极氧化层360的去除来减少浅沟槽隔离（STI）凹陷。