公开(公告)号：US07732299B2

公开(公告)日：2010-06-08

申请号：US11673652

申请日：2007-02-12

申请人： Fa-Yuan Chang ,  Tsung-Mu Lai ,  Kai-Chih Liang ,  Hua-Shu Wu ,  Chin-Hsiang Ho ,  Gwo-Yuh Shiau ,  Chu-Wei Cheng ,  Ming-Chyi Liu ,  Yuan-Chih Hsieh ,  Chia-Shiung Tsai ,  Nick Y. M. Shen ,  Ching-Chung Pai

发明人： Fa-Yuan Chang ,  Tsung-Mu Lai ,  Kai-Chih Liang ,  Hua-Shu Wu ,  Chin-Hsiang Ho ,  Gwo-Yuh Shiau ,  Chu-Wei Cheng ,  Ming-Chyi Liu ,  Yuan-Chih Hsieh ,  Chia-Shiung Tsai ,  Nick Y. M. Shen ,  Ching-Chung Pai

IPC分类号： H01L21/338 ,  H01L21/30 ,  H01L21/46

CPC分类号： H01L23/585 ,  B81C1/0038 ,  B81C1/00611 ,  B81C2201/0125 ,  H01L21/31053 ,  H01L21/31056 ,  H01L27/1464 ,  H01L27/14687 ,  H01L2924/0002 ,  Y10S438/926 ,  H01L2924/00

摘要： The present disclosure provide a method of manufacturing a microelectronic device. The method includes forming a top metal layer on a first substrate, in which the top metal layer has a plurality of interconnect features and a first dummy feature; forming a first dielectric layer over the top metal layer; etching the first dielectric layer in a target region substantially vertically aligned to the plurality of interconnect features and the first dummy feature of the top metal layer; performing a chemical mechanical polishing (CMP) process over the first dielectric layer; and thereafter bonding the first substrate to a second substrate.

摘要翻译： 本公开提供了一种制造微电子器件的方法。 该方法包括在第一衬底上形成顶部金属层，其中顶部金属层具有多个互连特征和第一虚拟特征; 在顶部金属层上形成第一介电层; 在与多个互连特征和顶部金属层的第一虚拟特征基本上垂直对准的目标区域中蚀刻第一介电层; 在第一介电层上进行化学机械抛光（CMP）工艺; 然后将第一基板接合到第二基板。

公开(公告)号：US20120248510A1

公开(公告)日：2012-10-04

申请号：US13077257

申请日：2011-03-31

申请人： Jung-Tzu HSU ,  Ching-Chung PAI ,  Yu-Hsien LIN ,  Jyh-Huei CHEN

发明人： Jung-Tzu HSU ,  Ching-Chung PAI ,  Yu-Hsien LIN ,  Jyh-Huei CHEN

IPC分类号： H01L29/772 ,  H01L21/28

CPC分类号： H01L29/4983 ,  H01L21/26586 ,  H01L29/66545 ,  H01L29/7834 ,  H01L29/7848

摘要： The disclosure provides methods and structures for preventing exposing polysilicon layer and silicon substrate on the substrate backside to polysilicon etching chemistry during removal of the dummy polysilicon layer in replacement gate structures. A thermal deposition process or processes are used to deposit a dielectric layer for offset spacers and/or a contact etch stop layer (CESL) to cover the polysilicon layer on the substrate backside. Such mechanisms reduce or eliminate particles originated at bevel of substrate backside, due to complete removal of the polysilicon layer at the backside bevel and the resultant etching of silicon substrate.

摘要翻译： 本公开提供了用于在替代栅极结构中去除虚设多晶硅层期间防止在衬底背面暴露多晶硅蚀刻化学物质的多晶硅层和硅衬底的方法和结构。 使用热沉积工艺或工艺沉积用于偏置间隔物和/或接触蚀刻停止层（CESL）的电介质层以覆盖衬底背面上的多晶硅层。 由于在后侧斜面处的多晶硅层的完全去除以及由此导致的硅衬底的蚀刻，这种机理减少或消除了源自衬底背面的斜面的颗粒。

公开(公告)号：US08338242B2

公开(公告)日：2012-12-25

申请号：US13077257

申请日：2011-03-31

申请人： Jung-Tzu Hsu ,  Ching-Chung Pai ,  Yu-Hsien Lin ,  Jyh-Huei Chen

发明人： Jung-Tzu Hsu ,  Ching-Chung Pai ,  Yu-Hsien Lin ,  Jyh-Huei Chen

IPC分类号： H01L21/338

CPC分类号： H01L29/4983 ,  H01L21/26586 ,  H01L29/66545 ,  H01L29/7834 ,  H01L29/7848

摘要： The disclosure provides methods and structures for preventing exposing polysilicon layer and silicon substrate on the substrate backside to polysilicon etching chemistry during removal of the dummy polysilicon layer in replacement gate structures. A thermal deposition process or processes are used to deposit a dielectric layer for offset spacers and/or a contact etch stop layer (CESL) to cover the polysilicon layer on the substrate backside. Such mechanisms reduce or eliminate particles originated at bevel of substrate backside, due to complete removal of the polysilicon layer at the backside bevel and the resultant etching of silicon substrate.

摘要翻译： 本公开提供了用于在替代栅极结构中去除虚设多晶硅层期间防止在衬底背面暴露多晶硅蚀刻化学物质的多晶硅层和硅衬底的方法和结构。 使用热沉积工艺或工艺沉积用于偏置间隔物和/或接触蚀刻停止层（CESL）的电介质层以覆盖衬底背面上的多晶硅层。 由于在后侧斜面处的多晶硅层的完全去除以及由此导致的硅衬底的蚀刻，这种机理减少或消除了源自衬底背面的斜面的颗粒。

公开(公告)号：US20080194076A1

公开(公告)日：2008-08-14

申请号：US11673652

申请日：2007-02-12

申请人： Fa-Yuan Chang ,  Tsung-Mu Lai ,  Kai-Chih Liang ,  Hua-Shu Wu ,  Chin-Hsiung Ho ,  Gwo-Yuh Shiau ,  Chu-Wei Chang ,  Ming-Chyi Liu ,  Yuan-Chih Hsieh ,  Chia-Shiung Tsai ,  Nick Y. M. Shen ,  Ching-Chung Pai

发明人： Fa-Yuan Chang ,  Tsung-Mu Lai ,  Kai-Chih Liang ,  Hua-Shu Wu ,  Chin-Hsiung Ho ,  Gwo-Yuh Shiau ,  Chu-Wei Chang ,  Ming-Chyi Liu ,  Yuan-Chih Hsieh ,  Chia-Shiung Tsai ,  Nick Y. M. Shen ,  Ching-Chung Pai

IPC分类号： H01L21/98

CPC分类号： H01L23/585 ,  B81C1/0038 ,  B81C1/00611 ,  B81C2201/0125 ,  H01L21/31053 ,  H01L21/31056 ,  H01L27/1464 ,  H01L27/14687 ,  H01L2924/0002 ,  Y10S438/926 ,  H01L2924/00

摘要： The present disclosure provide a method of manufacturing a microelectronic device. The method includes forming a top metal layer on a first substrate, in which the top metal layer has a plurality of interconnect features and a first dummy feature; forming a first dielectric layer over the top metal layer; etching the first dielectric layer in a target region substantially vertically aligned to the plurality of interconnect features and the first dummy feature of the top metal layer; performing a chemical mechanical polishing (CMP) process over the first dielectric layer; and thereafter bonding the first substrate to a second substrate.

摘要翻译： 本公开提供了一种制造微电子器件的方法。 该方法包括在第一衬底上形成顶部金属层，其中顶部金属层具有多个互连特征和第一虚拟特征; 在顶部金属层上形成第一介电层; 在与多个互连特征和顶部金属层的第一虚拟特征基本上垂直对准的目标区域中蚀刻第一介电层; 在第一介电层上进行化学机械抛光（CMP）工艺; 然后将第一基板接合到第二基板。