公开(公告)号：US07518067B2

公开(公告)日：2009-04-14

申请号：US11528253

申请日：2006-09-27

申请人： Mayank Gupta ,  Mario Pelella ,  Farzin Assad

发明人： Mayank Gupta ,  Mario Pelella ,  Farzin Assad

IPC分类号： H01R4/38 ,  H05K9/00

CPC分类号： H01L23/552 ,  H01L2924/0002 ,  H01L2924/00

摘要： According to one exemplary embodiment, a structure comprises an electronic device situated over a substrate of a semiconductor die. The structure further includes a metal cage comprising a number of contacts situated over the substrate and surrounding the electronic device. The contacts form a lateral EMI shield portion of the metal cage. The structure also includes a number of vias connecting a number of metal interconnect segments to the contacts. The metal interconnect segments form a top EMI shield portion of the metal cage.

摘要翻译： 根据一个示例性实施例，一种结构包括位于半导体管芯的衬底之上的电子器件。 该结构还包括金属笼，其包括位于基板上并围绕电子设备的多个触点。 触点形成金属笼的横向EMI屏蔽部分。 该结构还包括将多个金属互连段连接到触点的多个通孔。 金属互连部分形成金属笼的顶部EMI屏蔽部分。

公开(公告)号：US20070032024A1

公开(公告)日：2007-02-08

申请号：US11197046

申请日：2005-08-03

申请人： Igor Peidous ,  Mario Pelella

发明人： Igor Peidous ,  Mario Pelella

IPC分类号： H01L21/336

CPC分类号： H01L29/66628 ,  H01L29/66636 ,  H01L29/7843 ,  H01L29/7848 ,  Y10S438/938

摘要： A method for fabricating a stressed MOS device in and on a semiconductor substrate is provided. The method comprises the steps of forming a gate electrode overlying the semiconductor substrate and etching a first trench and a second trench in the semiconductor substrate, the first trench and the second trench formed in alignment with the gate electrode. A stress inducing material is selectively grown in the first trench and in the second trench and conductivity determining impurity ions are implanted into the stress inducing material to form a source region in the first trench and a drain region in the second trench. To preserve the stress induced in the substrate, a layer of mechanically hard material is deposited on the stress inducing material after the step of ion implanting.

摘要翻译： 提供了一种在半导体衬底中及其上制造应力MOS器件的方法。 该方法包括以下步骤：形成覆盖半导体衬底并蚀刻半导体衬底中的第一沟槽和第二沟槽的栅电极，第一沟槽和第二沟槽与栅电极对准形成。 在第一沟槽和第二沟槽中选择性地生长应力诱导材料，并且将导电性确定杂质离子注入到应力诱导材料中，以在第一沟槽中形成源区，在第二沟中形成漏极区。 为了保持在衬底中引起的应力，在离子注入步骤之后，将一层机械硬质材料沉积在应力诱导材料上。

公开(公告)号：US20060180873A1

公开(公告)日：2006-08-17

申请号：US11307537

申请日：2006-02-11

申请人： Mario Pelella ,  William En ,  Eric Paton ,  Witold Maszara

发明人： Mario Pelella ,  William En ,  Eric Paton ,  Witold Maszara

IPC分类号： H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113 ,  H01L31/119

CPC分类号： H01L29/665 ,  H01L21/26506 ,  H01L21/28518 ,  H01L21/823814 ,  H01L29/6656 ,  H01L29/6659

摘要： An integrated circuit with a semiconductor substrate is provided. A gate dielectric is on the semiconductor substrate, and a gate is on the gate dielectric. A suicide layer is on the semiconductor substrate adjacent the gate and the gate dielectric. The silicide layer incorporates a substantially uniformly distributed and concentrated dopant therein. A shallow source/drain junction is beneath the salicide layer. An interlayer dielectric is above the semiconductor substrate, and contacts are in the interlayer dielectric to the salicide layer.

摘要翻译： 提供了具有半导体衬底的集成电路。 栅极电介质位于半导体衬底上，栅极位于栅极电介质上。 硅化物层位于邻近栅极和栅极电介质的半导体衬底上。 硅化物层在其中包含基本均匀分布和浓缩的掺杂剂。 浅层源极/漏极结在自对准层下面。 层间电介质位于半导体衬底之上，并且触点位于硅化物层的层间电介质中。

公开(公告)号：US20080073115A1

公开(公告)日：2008-03-27

申请号：US11528253

申请日：2006-09-27

申请人： Mayank Gupta ,  Mario Pelella ,  Farzin Assad

发明人： Mayank Gupta ,  Mario Pelella ,  Farzin Assad

IPC分类号： H05K9/00

CPC分类号： H01L23/552 ,  H01L2924/0002 ,  H01L2924/00

摘要： According to one exemplary embodiment, a structure comprises an electronic device situated over a substrate of a semiconductor die. The structure further includes a metal cage comprising a number of contacts situated over the substrate and surrounding the electronic device. The contacts form a lateral EMI shield portion of the metal cage. The structure also includes a number of vias connecting a number of metal interconnect segments to the contacts. The metal interconnect segments form a top EMI shield portion of the metal cage.

摘要翻译： 根据一个示例性实施例，一种结构包括位于半导体管芯的衬底之上的电子器件。 该结构还包括金属笼，其包括位于基板上并围绕电子设备的多个触点。 触点形成金属笼的横向EMI屏蔽部分。 该结构还包括将多个金属互连段连接到触点的多个通孔。 金属互连部分形成金属笼的顶部EMI屏蔽部分。

公开(公告)号：US20050263753A1

公开(公告)日：2005-12-01

申请号：US11179282

申请日：2005-07-12

申请人： Mario Pelella ,  Simon Chan

发明人： Mario Pelella ,  Simon Chan

IPC分类号： C30B25/18 ,  H01L21/20 ,  H01L21/304 ,  H01L21/762 ,  H01L29/06

CPC分类号： H01L21/02381 ,  H01L21/0243 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/3043 ,  H01L29/7842

摘要： An integrated circuit (IC) utilizes a strained layer. The substrate can utilize trenches in a base layer to induce stress in a layer. The trenches define pillars on a back side of a bulk substrate or base layer of a semiconductor-on-insulator (SOI) wafer.

摘要翻译： 集成电路（IC）利用应变层。 衬底可以利用基层中的沟槽以在层中诱导应力。 沟槽在绝缘体上半导体（SOI）晶片的体基板或基底层的背侧上限定支柱。

公开(公告)号：US20070249166A1

公开(公告)日：2007-10-25

申请号：US11409362

申请日：2006-04-20

申请人： Mario Pelella

发明人： Mario Pelella

IPC分类号： H01L21/302 ,  H01L21/461

CPC分类号： H01L27/0629 ,  H01L21/84 ,  H01L27/1203 ,  H01L28/55

摘要： A method is provided for fabricating a semiconductor component that includes a capacitor having a high capacitance per unit area. The component is formed in and on a semiconductor on insulator (SOI) substrate having a first semiconductor layer, a layer of insulator on the first semiconductor layer, and a second semiconductor layer overlying the layer of insulator. The method comprises forming a first capacitor electrode in the first semiconductor layer and depositing a dielectric layer comprising Ba1-xCaxTi1-yZryO3 overlying the first capacitor electrode. A conductive material is deposited and patterned to form a second capacitor electrode overlying the dielectric layer, thus forming a capacitor having a high dielectric constant dielectric. An MOS transistor in then formed in a portion of the second semiconductor layer, the MOS transistor, and especially the gate dielectric of the MOS transistor, formed independently of forming the capacitor and electrically isolated from the capacitor.

摘要翻译： 提供了一种用于制造半导体元件的方法，该半导体元件包括具有每单位面积的高电容的电容器。 该部件形成在具有第一半导体层，第一半导体层上的绝缘体层和覆盖在绝缘体层上的第二半导体层的绝缘体上半导体（SOI）衬底中和之上。 该方法包括在第一半导体层中形成第一电容器电极，并沉积包含Ba 1-x Ti x Ti 1-y的介电层， 在第一电容器电极上覆盖的第三电极。 沉积并图案化导电材料，以形成覆盖介电层的第二电容器电极，从而形成具有高介电常数电介质的电容器。 然后形成在第二半导体层的一部分中的MOS晶体管，MOS晶体管，特别是MOS晶体管的栅极电介质，独立于形成电容器并与电容器电隔离形成。

公开(公告)号：US07253068B1

公开(公告)日：2007-08-07

申请号：US10834095

申请日：2004-04-29

申请人： Dong-Hyuk Ju ,  Srinath Krishnan ,  Mario Pelella

发明人： Dong-Hyuk Ju ,  Srinath Krishnan ,  Mario Pelella

IPC分类号： H01L21/331

CPC分类号： H01L29/7841 ,  H01L21/76264 ,  H01L21/823481 ,  H01L21/84 ,  H01L27/1203

摘要： The silicon-on-insulator (SOI) arrangement provides dual SOI film thicknesses for body-resistance control and provides a bulk silicon substrate on which a buried oxide (BOX) layer is provided. The BOX layer has recesses formed therein and unrecessed portions. The silicon layer is formed on the BOX layer and closes the recesses and covers the unrecessed portions of the BOX layer. Shallow trench isolation regions define and isolate first silicon regions from second silicon regions that each include one of the recesses. Floating-body devices are formed within the first silicon regions, which exhibit a first thickness, and body-tied devices are formed within the second silicon regions that include the thicker silicon of the recesses.

摘要翻译： 绝缘体上硅（SOI）布置提供用于体电阻控制的双重SOI膜厚度，并提供其上提供掩埋氧化物（BOX）层的体硅衬底。 BOX层具有形成在其中的凹部和未加工的部分。 硅层形成在BOX层上，封闭凹槽并覆盖BOX层的未加工部分。 浅沟槽隔离区域限定并隔离第一硅区域与第二硅区域，每个硅区域包括凹陷之一。 浮动体装置形成在第一硅区域内，其呈现第一厚度，并且在第二硅区域内形成体系绑定的装置，该第二硅区域包括较厚的凹槽硅。

公开(公告)号：US20050124170A1

公开(公告)日：2005-06-09

申请号：US10729479

申请日：2003-12-05

申请人： Mario Pelella ,  Simon Chan

发明人： Mario Pelella ,  Simon Chan

IPC分类号： C30B25/18 ,  H01L21/20 ,  H01L21/304 ,  H01L21/762 ,  H01L21/31

CPC分类号： H01L21/02381 ,  H01L21/0243 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/3043 ,  H01L29/7842

摘要： A method of manufacturing an integrated circuit (IC) can utilizes semiconductor substrate configured in accordance with a trench process. The substrate utilizes trenches in a base layer to induce stress in a layer. The substrate can include silicon. The trenches define pillars on a back side of a bulk substrate or base layer of a semiconductor-on-insulator (SOI) wafer.

摘要翻译： 集成电路（IC）的制造方法可以利用根据沟槽工艺配置的半导体衬底。 衬底利用基层中的沟槽以在层中引起应力。 衬底可以包括硅。 沟槽在绝缘体上半导体（SOI）晶片的体基板或基底层的背侧上限定支柱。

公开(公告)号：US20070026599A1

公开(公告)日：2007-02-01

申请号：US11191684

申请日：2005-07-27

申请人： Igor Peidous ,  Akif Sultan ,  Mario Pelella

发明人： Igor Peidous ,  Akif Sultan ,  Mario Pelella

IPC分类号： H01L21/8238 ,  H01L29/94

CPC分类号： H01L29/7848 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L29/165 ,  H01L29/66636 ,  H01L29/78

摘要： Methods are provided for fabricating a stressed MOS device. The method comprises the steps of forming a plurality of parallel MOS transistors in and on a semiconductor substrate. The parallel MOS transistors having a common source region, a common drain region, and a common gate electrode. A first trench is etched into the substrate in the common source region and a second trench is etched into the substrate in the common drain region. A stress inducing semiconductor material that has a crystal lattice mismatched with the semiconductor substrate is selectively grown in the first and second trenches. The growth of the stress inducing material creates both compressive longitudinal and tensile transverse stresses in the MOS device channel that enhance the drive current of P-channel MOS transistors. The decrease in drive current of N-channel MOS transistors caused by the compressive stress component is offset by the tensile stress component.

摘要翻译： 提供了制造应力MOS器件的方法。 该方法包括在半导体衬底中和半导体衬底上形成多个并联MOS晶体管的步骤。 并联MOS晶体管具有公共源极区，公共漏极区和公共栅电极。 第一沟槽被蚀刻到公共源极区域中的衬底中，并且第二沟槽被蚀刻到公共漏极区域中的衬底中。 在第一和第二沟槽中选择性地生长具有与半导体衬底失配的晶格的应力诱导半导体材料。 应力诱导材料的生长在MOS器件通道中产生压缩纵向和拉伸横向应力，从而增强P沟道MOS晶体管的驱动电流。 由压缩应力分量引起的N沟道MOS晶体管的驱动电流的减小由拉应力分量抵消。

公开(公告)号：US20060258110A1

公开(公告)日：2006-11-16

申请号：US11127329

申请日：2005-05-11

申请人： Mario Pelella

发明人： Mario Pelella

IPC分类号： H01L21/8222 ,  H01L21/331

CPC分类号： H01L21/823481 ,  H01L21/28123 ,  H01L21/84 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/66128 ,  H01L29/8611

摘要： A method is provided for fabricating a semiconductor on insulator (SOI) device. The method includes, in one embodiment, providing a monocrystalline silicon substrate having a monocrystalline silicon layer overlying the substrate and separated therefrom by a dielectric layer. A gate electrode material is deposited and patterned to form a gate electrode and a spacer. Impurity determining dopant ions are implanted into the monocrystalline silicon layer using the gate electrode as an ion implant mask to form spaced apart source and drain regions in the monocrystalline silicon layer and into the monocrystalline silicon substrate using the spacer as an ion implant mask to form spaced apart device regions in the monocrystalline substrate. Electrical contacts are then formed that contact the spaced apart device regions.

摘要翻译： 提供了一种用于制造绝缘体上半导体（SOI）器件的方法。 在一个实施例中，该方法包括提供单晶硅衬底，其具有覆盖衬底的单晶硅层，并通过介电层与其分离。 沉积栅极电极材料并构图以形成栅电极和间隔物。 使用栅极作为离子注入掩模将杂质确定掺杂剂离子注入到单晶硅层中，以在单晶硅层中形成间隔开的源极和漏极区域，并使用间隔物作为离子注入掩模形成间隔开的单晶硅衬底，以形成间隔 在单晶衬底中分离器件区域。 然后形成接触间隔开的器件区域的电触头。